zymwzgl的博客

7定义设计约束约束是一种声明，这种声明用可量化的电路特性来定义你的设计目标，这些特性包括时序，面积和电容。没有约束，Design Compiler工具就无法有效的优化你的设计。 在本章中，你会学到以下东西： Design Compiler约束类型 设计规则约束 优化约束 管理约束优先级 报告约束 层次化设计中传递约束Design Compiler约束类型当Desi...

这篇博客主要记录我在使用DC的过程中出现的问题以及解决的办法。1、在设计文件中，可能将parameter单独提取出来，放在一个文件中。然后其他verilog文件就可以直接使用这些parameter。在DC的时候这些存放parameter的文件不要read到DC环境中。因为这样会报错。解决办法是将这些文件的路径放到searchpath中。具体操作如下：set searchPath “. pat...

Design Compiler 基础本章提供了Design Compiler的基础知识。这里会向读者展示进阶的和基础的综合流程。同时会将从设计准备和库规范到编译策略的标准用户任务，优化和结果分析做为基础综合流程的一部分来演示。本章包含以下部分： 高层次设计流程 运行Design Compiler 对多核技术的支持 对Multicorner-Multimode设计的支持 Li...

设计(也就是设计描述)存放在设计文件中。所有的设计文件名字不能重复，如果设计是层次化的，也就是每一个子设计都会引用个设计文件，那么这个设计文件的名字也必须是唯一的。注意，不同的设计文件可以包含相同名字的子设计。本章包含以下部分： 管理设计数据 为综合建立分区 适合综合的HDL代码编写管理设计数据使用系统的组织方法来管理设计数据。设计数据控制和数据组织是管理设计数据的两条个基本组成...

4使用libraries本章呈现了基本的library信息。Design Compiler使用technology，symbol和synthetic或者DesignWare 库来实现综合并展示图形化的综合结果。你必须知道如何执行一些简单的library命令，这样才能让Design Compiler正确的使用library数据。本章包含以下内容： 选择半导体供应商 理解library的需...

5使用主存中的设计Design Compiler从设计文件中将设计读入到主存中。多个设计可以同时驻存于主存中。在设计读入后，你可以以多种方式来改变它，譬如对其自设计进行分组和解除分组或者改变子设计的引用。本章包含了一下部分： 设计的术语 读取设计 列出主存中的设计 设置当前设计 连接设计 列出设计对象 指定设计对象 创建设计 复制设计 重命名设计 改...

6定义设计环境在设计优化前，你必须定义设计预期的操作环境。你可以通过指定操作条件，线负载模型，和系统接口特征来定义环境。操作条件包括温度，电压，和工艺变化。线负载模型评估线长度对设计性能的影响。系统接口特征包括了输入驱动，输入和输出负载，和散出负载。环境模型会直接影响设计的综合结果。在Design Compiler中，模型由你为设计制定的属性集合和约束决定的，这些属性和约束是由dc_shel...