FPGA原型验证中define/undefine编译顺序的问题

Synopsys的IP喜欢在编译IP前先define然后再编译IP最后undefine。但是在ISE/Vivado中可能不是按这种顺序进行的，所以可能出现没有undefine，后面的define将前面的覆盖了等各种意外情况。
为了解决这些问题，有三种方法。
1、将这些IP做成ngc文件。
2、对于各个IP中同名的宏，将他们修改成不同的名字。
3、想办法将XIlinx的工具的编译顺序按照S家的来设置。（暂时没找到比较省事的方法，目前只能通过GUI一个一个的改，如何通过脚本来控制还需要探索一下 ）找到方法了，先set_property source_mgmt_mode DisplayOnly [current_project] 将自动编译顺序关掉，然后再按顺序import文件接口已搞定了。
这个问题不注意的话，还真的不太好debug，因为仿真是仿不出来的，仿真是可以按S家的顺序来编译的，最后是靠chipscope一个一个的抓信号才定位到这个问题的。