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2016.4版本 1）点击 bitstream setting ，将 bin_file 勾上，点击 OK。 2）点击 generate bitstream ，生成 bit 文件和 bin 文件 3）点击 open hardware manager，连接板子。 4）选中芯片，右键如下操作。 5）选择开发板上的 flash 芯片，点击 OK。 6）点击 OK。 7）添加 bin 文件到此选项。 8）路径如下： 9）选中后点击 OK，将代码烧录到 flash。

FPGA程序固化操作说明 1. 连接JTAG下载器（注意接口方向）。 2. 双击打开Vivado 2017.4软件，弹出如下图所示窗口。点击Tasks下的“Open Hardware Manager”打开硬件管理器。 3. 点击“Open target”、“Auto Connect”扫描硬件设备。 4. 此时观察下载器上的指示灯，若为“绿色”，则连接成功，弹出如下图所示窗口。 5. 若为“黄色”，则连接失败，应关闭设备电源，将JTAG头调换方向插入，将错误连接信息关闭（右键localhost,点击Close Server），重新扫描设备（Open target、Auto Connect）；若依旧不能连接成功，可考虑更换下载器。 6. 点击“Tools”、“Program Device”、“xc7a15t_0”选择加载设备，如下图所示。 7. 选择设备对应FLASH型号，点击OK。 8. 点击OK，弹出如下所示窗口。点击“Configuration file”右侧按钮。 9. 选择配置文件（Configuration file）,弹出如下所示窗口。 10. 点击OK，选择配置文件完成，弹出如下所示窗口。 11. 点击OK，等待加载完成，弹出如下所示窗口。

Vivado软件的使用 一、 建立工程 1.1新建一个工程 或者： 1.2设置工程名字和路径。输入工程名称、选择工程存储路径，并勾选Create project subdirectory选项，为工程在制定存储路径下建立独立的文件夹设置完成后，点击Next。注意： 工程名称和存储路径中不能出现中文和空格，建议工程名称以字母、数字、下划线来组成。 1.3选择RTL Project一项，并勾选Do not specify sources at this time，勾选该选项是为了跳过在新建工程的过程中添加设计源文件。点击Next。根据使用的FPGA开发平台，选择对应的FPGA目标器件. 1.4确认相关信息与设计所用的FPGA器件信息是否一致，一致请点击Finish，不一致，请返回上一步修改。 1.5得到如下的空白的Vivado工程界面，完成空白工程新建 二、 工程设计 2.1设计文件输入，如下图所示，点击Flow Navigator下的Project Manager->Add Sources或中间Sources中的对话框打开设计文件导入添加对话框。 2.2添加设计文件，然后Next 2.3如果有v/vhd文件，可以通过Add File一项添加。在这里，我们要新建文件，所以选择Create File一项。 2.4在Create Source File中输入File Name，点击OK。注：名称中不可出现中文和空格。 2.5在弹出的Define Module中的I/O Port Definition，输入设计模块所需的端口，并设置端口防线，如果端口为总线型，勾选Bus选项，并通过MSB和LSB确定总线宽度。完成后点击OK. 2.6新建的设计文件（此处为flow_led.v）即存在于Source中的Design Source中。双击打开该文件，输入相应的设计代码。 三、 添加约束 添加约束文件，有两种方法可以添加约束文件，一是利用Vivado中planning功能，二是可以直接新建XDC的约束文件，手动输入约束命令。 3.1利用IO planning 3.1.1点击Flow Navigator 中Synthesis中的Run Synthesis，先对工程进行综合。 3.1.2综合完成后，选择Open Synthesized Design，打开综合结果。 3.1.3此处应该出现如下界面，如果没有出现，在图示位置layout中选择IO planning在右下方的选项卡中切换I/O ports 一栏，并在对应的信号后，输出对应的FPGA管脚标号，并制定I/O std。（具体的FPGA约束管脚和IO电平标准，可参考对应板卡的用户手册或原理图）。 3.1.4完成后，点击上方工具栏中的保存按钮，工程提示新建XDC文件或选择工程中已有的XDC文件。在这里，我们要Create a new file，输入File name，点击OK完成约束过程。 3.1.5、此时在Source下的Constraints中会找到新建的XDC文件。 3.2建立XDC文件 3.2.1、点击Add Source ，选择第一项Add or Create Constraints一项，点击Next。 3.2.2、点击Create File ，新建一个XDC文件，输入XDC文件名，点击OK。点击Finish。 3.2.3、双击打开新建好的XDC文件，按照如下规则，输入相应的FPGA管脚约束信息和电平标准。 四、 功能仿真 4.1创建激励测试文件，在Source中右击选择Add source。在Add Source界面中选择第三项Add or Create Simulation Source，点击Next。 4.2选择Creat File，创建一个新的激励测试文件。输入激励测试文件名，点击OK，然后点击Finish。 4.3弹出module端口定义对话框，由于此处是激励文件，不需要有对外的接口，所以为空。点击OK，空白的激励测试文件就建好了。 4.4在source 下双击打开空白的激励测试文件，完成对将要仿真的module的实例化和激励代码的编写。激励文件完成后，工程目录如下图： 4.5此时，进入仿真。在左侧Flow Navigator中点击Simulation 下的Run Simulation 选项，并且选择Run Behavioral Simulaiton一项，进入仿真界面。 4.6下图为仿真界面。 4.7可以通过左侧的Scope一栏中的目录结构定位到设计者想要查看的module内部寄存器，在Objects对应的信号名称上右击选择Add To Wave Window，将信号加入波形中。 4.8可通过选择工具栏中的如下选项来进行波形的仿真时间控制，如下工具条，分别是复位波形（即清空现有波形）、运行仿真、运行特定时长的仿真、仿真时长设置、仿真时长单位、单步运行、暂停…… 4.9最终得到的仿真效果图如下。核对波形与预设的逻辑功能是否一致，仿真完成。 五、综合下载 5.1在Flow Navigator中点击Program and Debug下的Generate Bitstream选项，工程会自动完成综合、实现、Bit文件生成过程，完成之后，可点击Open Implemented Design 来查看工程实现结果。 5.2点击Flow Navigator中的Open Hardware Manager一项，进入硬件编程管理界面。 5.3在Flow Navigator中展开Hardware Manager ，点击Open New Target 5.4在弹出的Open hardware target向导中，先点击Next，进入Server选择向导。 5.5保持默认，next。 5.6选中FPGA芯片型号，点击Next。完成新建Hardware Target。 5.7此时，Hardware一栏中出现硬件平台上可编程的器件。（此处以zynq为例，如果是纯的FPGA的平台，该出只有一个器件。）在对应的FPGA器件上右击，选择Program Device 5.8选择bit文件位置，默认，直接Program。 观察实验结果，设计完成。

（１）双击进行安装。 （2）双击完成后，再点击Ignore、再点击Ignore，接着点击Next。如下图： （3）选择三个 I Agree后，点击Next选项 （4）选择其中的一个版本安装，推荐安装Vivado HL System Edition （5）选择要安装的工具、器件，然后点击Next。 （6）选择安装的路径，点击Next，安装刚才的选择版本器件及工具。 注意：这里注意不仅安装路径不能有中文，而且安装包文件路径也不能有中文，有中文会提示某某文件打开错误，确保安装盘存储容量足够软件的安装需要。 （7）点击install （8）安装，等待漫长时间安装。安装时间视PC性能而定，10min~30min不等，安装过程中，弹出的附属工具、软件一律允许安装。 （9）安装工具。 安装驱动点击确认，之后的界面出现安装工具的界面选择安装工具。 点击finish完成软件的安装。

实验 1： Xilinx ISE 工具流程实验 实验 2： Architecture Wizard 与引脚分配实验 实验 3： 全局时序约束实验 实验 4： 综合技术实验 实验 5： IP 核生成器系统实验 实验 6： Chipscope 调试实验

在 ISE 的集成开发环境中，一个完整的设计过程最少包括如下几个步骤： ¾ 创建一个新的工程； ¾ 创建一个源代码； ¾ 前端仿真； ¾ 后端仿真；； ¾ 重新综合实现并编写管脚位置约束文件； ¾ 配置设计到开发板上运行并查看结果。

ChipScope Pro 的主要功能是通过 JTAG 口、在线实时地读出 FPGA 的内部信号。基本 原理是利用 FPGA 中未使用的 BlockRAM，根据用户设定的触发条件将信号实时地保存到这 些 BlockRAM 中，然后通过 JTAG 口传送到 PC 机，显示出时序波形。

本来论文都差不多了，但是老师说缺少实验数据，没有办法，自己再加班加点补吧。好 在自己恰好有 ChipScope 的盘，于是赶快安装上，临阵磨枪，突击看了一晚上，有了一点点 概念，这次记一下，下次就不用绞尽脑汁了。还要感谢 King 帮忙查找资料。 逻辑分析仪的产生有两种方法： Core Generator（核产生器）和 Core Inserter（核插入 器），第一种方法产生内核，将这些内核例化后添加到原设计文件，最后综合，实现，下载。 第二种方法不需要修改原文件，它是将生成的内核添加到综合后的网表文件中，所以我们采 用第二种方方法。

ISE程序固化流程：1. 生成.bit文件 2. 生成.msc文件 点击configure target device，弹出界面，点OK继续。 进入ISE iMPACT 界面 ，双击 Create PROM File。 选择对应FLASH的种类，用的是并口的话，左边选BPI ；中间列选择型号、容量；最右边选择文件存储的位置、名字、位宽。完成后OK。 选择要写入FLASH的BIT文件。 要加另一个设备？ 这里选否。 显示FLASH的起始和结束地址，我就使用的默认的 OK继续。 双击左边界面的 generate file, 直到显示成功，就完成 .msc文件的生成了。 3. 下载固化 ISE iMPACT 界面 ，新建一个工程（new project）。 第一个选项，继续。 需要选择配置文件，选择第一步生成的bit文件。 提示是否attach flash，Yes。 选择生成的mcs文件。 选择开发板中的FLASH芯片型号。 确认选项，选择默认。 右键单击FLASH，选择PROGRAM。 等待下载完成即可。

FPGA跨时钟域设计-- Multi-Asynchronous Clock Design of FPGA

modelsim 的常用一些命令 关于 do 文件的使用 关于 bat 文件的使用 Debussy 调试工具的使用

FPGA 可编程是指三个方面的可编程，一个是可编程逻辑块，一个是可编程 IO，还有一个就是可编程布线资源。可编程逻辑块是 FPGA 可编程的核心，这一节里我们着重就这个方面可编程进行讨论。三种 FPGA 分别是基于 SRAM 技术、基于反熔丝技术、基于E2PROM/FLASH技术。

FPGA设计规律与方法是一个非常大的课题，本部分总结了4个基本设 计原则，这些指导原则范畴非常广，需要理解它们，并在工作实践中 充实、完善它们。

FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在 PAL、 GAL、 CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

信号与系统公式，

FPGA 是英文 Field Programmable Gate Array 的缩写，即现场可编程门阵列，它是在 PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路 (ASIC) 领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。它是当今数字系统设计的主要硬件平台，其主要特点就是完全由用户通过软件进行配置和编程，从而完成某种特定的功能，且可以反复擦写。在修改和升级时，不需额外地改变 PCB 电路板，只是在计算机上修改和更新程序，使硬件设计工作成为软件开发工作，缩短了系统设计的周期，提高了实现的灵活性并降低了成本，因此获得了广大硬件工程师的青睐。

Advanced FPGA Design Architecture, Implementation, and Optimization