Verilog牛客刷题（1）

四选一多路器

描述：

 

 

一般这种题，我们先从波形入手，可以看出波形没有很明显的延时，组合逻辑。

本题目描述不是特别清晰，可以从波形看出来sel的四个值控制着mux_out的四种结果。

但是mux_out是wire类型的，因此必须得进行转换。设置一个reg类型的变量。

`timescale 1ns/1ns
module mux4_1(
input [1:0]d1,d2,d3,d0,
input [1:0]sel,
output[1:0]mux_out
);
//*************code***********//
wire        mux_out ;
reg  [1:0]  mux_reg ;

assign  mux_out = mux_reg ; 
always  @(*)begin
    if(sel == 2'b00)begin
        mux_reg <= d3;
    end
    else if(sel == 2'b01)begin
        mux_reg <= d2;
    end
    else if(sel == 2'b10)begin
        mux_reg <= d1;
    end
    else begin
        mux_reg <= d0;
    end
end


//*************code***********//
endmodule