weixin_46220498的博客

讲解了SDRAM的存储原理，并以此设计并实现了SDRAM存储控制器。

我回答，具体的不是特别清楚，我查到的文献上大致有这么三类载波同步的方案，一种是PLL，锁相环，一种是平方环载波同步法，就是在PLL之前加一个平方律器件，然后再在之后加一个二分频器，还有一种就是科斯塔斯环了，回答：就是去年得到的，基本都是一等奖学金，我们学校是奖学金全覆盖，前70%是一等奖学金，这个，就好好工作努力科研，评一等奖学金还是算容易；回答：我是大四考研的那段时间去参加的，大部分是高数的内容，数学竞赛是个人赛，感觉还是挺简单的；9.22二面，本来是腾讯会议，但是我的网络有点卡，就电话面了，

IIC总线协议规定，主器件通过改变串行时钟线和串行数据线发起一根开始信号，然后通过SDA线进行数据的传输，数据传输的过程要注意数据的有效性和地址器件的格式，每传输一字节的数据，数据的接收方就要给出一根应答信号，串行时钟线被拉低迫使总线进入等待状态，传输过程的终止需要主器件发出停止信号。除此之外，IIC总线协议还包括时钟同步和总线仲裁。

8个bit，一个bit是1M=1000ns，模块时钟是100MHz=10ns，因此一个bit是需要有100个周期的，首先设计。很明显地看出来，MOSI的输出是00110111，就是16进制的37，其他信号都是按照要求设计的。当收到din_vld=1时，产生要求的波形。其中SCK的周期为1M；一个数每个bit中的时钟周期的个数（数那100个），另一个数有多少了bit（8个bit）；，我们让SCK信号在每bit中数周期的时候，数到第一个周期的时候开始变为1，数到一半变为0；此时，就完成了我们的项目。

SPI总线是一个环形的总线协议，其内部硬件简单看来实际上就是两个双向的移位寄存器，他的时序非常简单。其通信协议简单来说就是在主设备产生的有效的从设备的使能信号CS和SCK时钟信号的控制下，将两个双向的移位寄存器所存储的8位数据进行交换，如图所示，在整个数据传输的过程中遵守按位传输，高位在前，低位在后的规则。如下图所示时SPI总线数据传输的时序图：在这里有一点非常值得注意，就是SPI总线共有四种不同的传输时序，这是由时钟的极性（CPOL）和时钟相位（CPHL）这两位的组合来确定的。