【verilog】verilog时延

1. 时延

连续赋值语句中的延时，用于控制任意操作数 (RHS) 发生变化到语句左端（LHS）赋新值之间的延时。

时序一般是不可综合的。

2. 惯性时延

惯性延迟：若元件的输入信号的脉冲宽度小于一定值时，元件的输出没有相应，也就是说元件具有一定的惯性。

产生原因：当脉冲到达时，由于脉冲宽度小于元件本身的延迟，当脉冲结束时，元件的新输出还未建立起来。考虑了电路中存在的大量分布电容。

wire a ;
wire b ;
wire c ;

assign #10 c = a & b ;

a & b 的结果不断变化，c 并不随 a+b 结果的变化，直到 a，b 变量稳定后，在指定的 10 个时间单位延迟到达后才赋值。

在 a 和 b 的值发生变化时，只有在 a 和 b 的值稳定持续 10 个时间单位后，c 才能得到新的值。

在上面的例子中，a 或 b 任意一个变量发生变化，那么在 c 得到新值之前，会有 10 个时间单位的时延。

如果在这 10 个时间单位内，即在 c 获取新的值之前，a 或 b 任意一个值又发生了变化，那么计算 c 的新值时会取 a 或 b 当前的新值，所以称之为惯性时延。

即信号脉冲宽度小于时延时，对输出没有影响。

因此仿真时，时延一定要合理设置，放置某些信号不能进行有效的延迟。