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RSS订阅原创 时序分析和时序约束基础
时序分析和时序约束基础时序分析和时序约束基础1. 时序分析2. 时钟约束 时序分析和时序约束基础 1. 时序分析 以下图所示的电路为例，电路由两个 D 触发器 Reg1 和 Reg2 组成，数据从 Reg1 的 D 端口输入，经过 Reg1 的寄存从 Reg1 的 Q 端口输出，再经过一段组合逻辑电路，输入 Reg2 的 D 端寄存。 为了能够使数据正确的被 Reg2 寄存，需要满足以下时序。 建立时间 TsuT_{su}Tsu 数据在时钟上升沿 (假设使用的时钟边沿为上升沿) 到来前需要稳定一段时间
2022-04-26 16:44:33
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原创 DE10-Nano Ubuntu16 系统环境搭建及网络配置
DE10-Nano Ubuntu16 系统环境搭建及网络配置1. 背景介绍2. 板载Linux系统搭建3. 网络配置3.1 无线网卡3.2 局域网共享网络3.3 SSH 远程连接 DE10-Nano Ubuntu16 系统环境搭建及网络配置 1. 背景介绍 最近在参加第六届集创赛的海云捷讯杯，赛题要求在海云捷迅人工边缘智能实验FPGA平台上部署MobileNet-SSD目标检测网络，所用框架为百度的PaddlePaddle。 平台上所用的FPGA开发版为 AIGO_C5T8，SOC芯片为 Altera 的.
2022-03-22 21:22:07
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原创 Verilog 仿真事件中的延时分析
Verilog 仿真中的延时 这里写目录标题Verilog 仿真中的延时1. 电路的延时2. Verilog 中的时序模型3. Verilog 中的仿真延迟语句4. 在 Verilog 建模中增加延时5. 总结 1. 电路的延时 在实际电路中存在两种延迟，惯性延迟 (Inertial delay) 和传导延迟 (Transport delay) 惯性延迟 定义：若元件的输入信号的脉冲宽度小于一定值时，元件的输出没有响应，也就是说元件具有一定的惯性。 产生原因：当脉冲到达时，由于脉冲宽度小于元件本身的延迟，
2020-12-28 20:40:23
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原创 描述状态机的三种方法 小结
描述状态机的三种方法小结 Author: SSSZW Email: SZWsongzhengwei@163.com 1. 一段式描述 用一个 always 模块用时序逻辑电路同时描述状态转移和状态输出。 不符合将时序电路和组合电路分开描述的 Coding Style。 整体代码不清晰，不利于综合器进行优化。 //使用时序逻辑电路和组合逻辑电路同时描述状态的转移和输出 always @(posedge clk) begin case(current_state) state1: begin
2020-12-24 21:58:43
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原创 Markdown 语法 (供快速查阅)
Markdown 基本语法 标题语法 在前面添加 # ，# 的数量代表了标题的级别 在文本下方添加任意数量的 =为一级标题，- 为二级标题 段落语法 用空白行将一行或多行文本分割 换行语法 在行的末尾加上HTML的标签：<br> 在行的末尾添加两个或多个空格之后回车 强调语法 粗体: 在要强调的内容前后各添加两个星号 ** 斜体: 在要强调的内容前后各添加一个星号 * 粗体和斜体: 强调的内容前后各添加三个星号 *** 引用语法 块引用:
2020-11-30 14:49:12
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空空如也
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