2401_88127808-优快云博客

原创 erilog 多路分支语句

但是 case 语句中的 x 或 z 的比较逻辑是不可综合的，所以一般不建议在 case 语句中使用 x 或 z 作为比较值。case 语句是一种多路条件分支的形式，可以解决 if 语句中有多个条件选项时使用不方便的问题。当多个条件选项下需要执行相同的语句时，多个条件选项可以用逗号分开，放在同一个语句块的候选项中。default 语句是可选的，且在一个 case 语句中不能有多个 default 语句。casex、 casez 语句是 case 语句的变形，用来表示条件选项中的无关项。一章，两者完全一致。

2025-01-04 08:30:00 1200

原创 Verilog 过程连续赋值

与过程赋值不同的是，过程连续赋值的表达式能被连续的驱动到 wire 或 reg 型变量中，即过程连续赋值发生作用时，右端表达式中任意操作数的变化都会引起过程连续赋值语句的重新执行。使用方法和效果，和 assign 与 deassign 类似，但赋值对象可以是 reg 型变量，也可以是 wire 型变量。由图可知，在 cnt_temp 等于 4 时（80ns）, cnt_temp 被强制赋值为 6，cout 被强制赋值为 1。赋值过程中对寄存器连续赋值，寄存器中的值被保留直到被重新赋值。

2025-01-03 08:30:00 896

原创 Verilog 循环语句

下面 for 循环的例子，实现了与 while 循环中例子一样的效果。Verilog 循环语句有 4 种类型，分别是 while，for，repeat，和 forever 循环。一般来说，因为初始条件和自加操作等过程都已经包含在 for 循环中，所以 for 循环写法比 while 更为紧凑，但也不是所有的情况下都能使用 for 循环来代替 while 循环。forever 语句表示永久循环，不包含任何条件表达式，一旦执行便无限的执行下去，系统函数 $finish 可退出 forever。

2025-01-03 08:00:00 621

原创 Verilog 模块与端口

模块内部有可选的 5 部分组成，分别是变量声明，数据流语句，行为级语句，低层模块例化及任务和函数，如下图表示。input、inout 类型不能声明为 reg 数据类型，因为 reg 类型是用于保存数值的，而输入端口只能反映与其相连的外部信号的变化，不能保存这些信号的值。模块名，端口信号，端口声明和可选的参数声明等，出现在设计使用的 Verilog 语句（图中 Declarations_and_Statements）之前。对于外部环境来说，模块内部是不可见的，对模块的调用只能通过端口连接进行。

2025-01-02 15:35:59 807

原创 Verilog 模块例化

有时候在大型的设计中可能会有很多个端口，端口信号的顺序时不时的可能也会有所改动，此时再利用顺序端口连接进行模块例化，显然是不方便的。这种方法将需要例化的模块端口与外部信号按照其名字进行连接，端口顺序随意，可以与引用 module 的声明端口顺序不一致，只要保证端口名字与外部信号匹配即可。连接端口的信号类型可以是，1）标识符，2）位选择，3）部分选择，4）上述类型的合并，5）用于输入端口的表达式。当然，信号名字可以与端口名字一样，但他们的意义是不一样的，分别代表的是 2 个模块内的信号。

2025-01-02 15:35:48 1079

原创 Verilog 语句块

并行块语句块内是并行执行，所以信号 ai_paral2 和信号 bi_paral2 分别在 10ns, 15ns 时被赋值。而并行块中最长的执行时间为 15ns，所以顺序块中的信号 bi_sequen2 在 35ns 时被赋值。而并行块，ai_paral 与 bi_paral 的赋值是同时执行的，所以均在 5ns 时被赋值。如图所示，顺序块顺序执行，第 10ns 时，信号 bi_sequen 才赋值为 8。在本节之前的仿真中，initial 块中的阻塞赋值，都是顺序块的实例。

2024-12-31 07:30:00 1078

原创 Verilog 条件语句

事例中 if 条件每次执行的语句只有一条，没有使用 begin 与 end 关键字。但如果是 if-if-else 的形式，即便执行语句只有一条，不使用 begin 与 end 关键字也会引起歧义。当然，编译器一般按照就近原则，使 else 与最近的一个 if（例子中第二个 if）相对应。例如下面代码，虽然格式上加以区分，但是 else 对应哪一个 if 条件，是有歧义的。条件语句用关键字 if 和 else 来声明，条件表达式必须在圆括号中。条件（if）语句用于控制执行语句要根据条件判断来确定是否执行。

2024-12-31 07:15:00 690

原创 Verilog 过程结构

与 initial 语句相反，always 语句是重复执行的。当执行完最后一条语句后，便再次执行语句块中的第一条语句，如此循环反复。每个 initial 语句或 always 语句都会产生一个独立的控制流，执行时间都是从 0 时刻开始。initial 语句从 0 时刻开始执行，只执行一次，多个 initial 块之间是相互独立的。信号 ai，bi 的值按照赋值顺序依次改变，所以 initial 内部语句也可以看做是顺序执行。由于循环执行的特点，always 语句多用于仿真时钟的产生，信号行为的检测等。

2024-12-30 08:30:00 1111

原创 Verilog 时序控制

当多个信号或事件中任意一个发生变化都能够触发语句的执行时，Verilog 中使用"或"表达式来描述这种情况，用关键字 or 连接多个事件或信号。关键字 posedge 指信号发生边沿正向跳变，negedge 指信号发生负向边沿跳变，未指明跳变方向时，则 2 种情况的边沿变化都会触发相关事件。此时，更为简洁的写法是 @* 或 @(*)，表示对语句块中的所有输入变量的变化都是敏感的。//触发时刻，对多维数据整合。前面所讨论的事件控制都是需要等待信号值的变化或事件的触发，使用 @+敏感列表的方式来表示的。

2024-12-30 08:30:00 1054

原创 Verilog 时延

在上述例子中，A 或 B 任意一个变量发生变化，那么在 Z 得到新的值之前，会有 10 个时间单位的时延。如果在这 10 个时间单位内，即在 Z 获取新的值之前，A 或 B 任意一个值又发生了变化，那么计算 Z 的新值时会取 A 或 B 当前的新值。由于信号 ai 第二个高电平持续时间小于 20ns，so_lose 信号会因惯性时延而漏掉对这个脉冲的延时检测，所以后半段 so_lose 信号仍然为 0。由于所有的时延均大于 5ns，所以信号 so_get 的结果为与操作后再延迟 5ns 的结果。

2024-12-29 12:15:00 910

原创 Verilog 过程赋值

如下所示，2 个 always 块中语句并行执行，赋值操作右端操作数使用的是上一个时钟周期的旧值，此时 a

2024-12-29 11:30:00 943

原创 Verilog 编译指令

以反引号 ` 开始的某些标识符是 Verilog 系统编译指令。编译指令为 Verilog 代码的撰写、编译、调试等提供了极大的便利。下面介绍下完整的 8 种编译指令，其中前 4 种使用频率较高。

2024-12-28 13:00:00 1768

原创 Verilog 连续赋值

Verilog 还提供了另一种对 wire 型赋值的简单方法，即在 wire 型变量声明的时候同时对其赋值。例如下面赋值方式和上面的赋值例子的赋值方式，效果都是一致的。LHS（left hand side）指赋值操作的左侧，RHS（right hand side）指赋值操作的右侧。设 Ai，Bi，Ci 分别为被加数、加数和相邻低位的进位数，So, Co 分别为本位和与向相邻高位的进位数。连续赋值语句是 Verilog 数据流建模的基本语句，用于对 wire 型变量进行赋值。//实现计算A与B的功能。

2024-12-28 11:45:00 1189

原创正则表达式 - 匹配规则

制表符的转义序列是 \t。) 开头 (^)、跟着1个或更多的数字([0-9]+)、和一个小数点(\.)再跟上1个或多个数字([0-9]+)，并且后面没有其他任何东西($)。模式可以很简单，由普通的字符串组成，也可以非常复杂，往往用特殊的字符表示一个范围内的字符、重复出现，或表示上下文。当用户提交一个 FORM 以后，要判断输入的电话号码、地址、EMAIL 地址、信用卡号码等是否有效，用普通的基于字面的字符是不够的。这个模式与 "&5"、"g7"及"-2" 是匹配的，但与 "12"、"66" 是不匹配的。

2024-12-27 08:30:00 1024

原创 Verilog 表达式

对变量进行声明时，要根据变量的操作符对变量的位宽进行合理声明，不要让结果溢出。归约操作符包括：归约与（&），归约与非（~&），归约或（|），归约或非（~|），归约异或（^），归约同或（~^）。双目操作符对 2 个操作数进行算术运算，包括乘（*）、除（/）、加（+）、减（-）、求幂（**）、取模（%）。移位操作符是双目操作符，两个操作数分别表示要进行移位的向量信号（操作符左侧）与移动的位数（操作符右侧）。拼接操作符用大括号 {，} 来表示，用于将多个操作数（向量）拼接成新的操作数（向量），信号间用逗号隔开。

2024-12-27 08:15:00 687

原创正则表达式 - 示例

很遗憾，上面的正则表达式要么匹配行首的单词 Chapter，要么匹配行尾的单词 Section 及跟在其后的任何数字。指定，它匹配处于与正则表达式模式不匹配的字符串的起始点的搜索字符串。单个字符的字符值确定范围内的相对顺序。请注意，单词 Chapter 和后面的空格的位置相对于中括号内的字符是固定的。若要匹配包含文件名的字符串，而句点 . 是输入字符串的组成部分，请在正则表达式中的句点前面加反斜杠 \ 字符。在上面的示例中，表达式在第九个位置匹配 1、2、3、4 或 5 之外的任何数字和字符。

2024-12-26 08:15:00 1266

原创正则表达式 - 使用总结

使用预定义的字符类别：正则表达式提供了一些预定义的字符类别，例如。使用修饰符改变匹配行为：正则表达式支持一些修饰符，如。转义特殊字符：对于正则表达式中的特殊字符，如。表示字符范围：在字符集合中使用连字符。匹配任意字母、数字或下划线字符，

2024-12-26 07:30:00 1330

原创 Verilog 数据类型

Verilog 最常用的 2 种数据类型就是线网（wire）与寄存器（reg），其余类型可以理解为这两种数据类型的扩展或辅助。

2024-12-25 08:30:00 1195

原创 Verilog 数值表示

例如一个 pad 的 input 呈现高阻状态时，其逻辑值和上下拉的状态有关系。上拉则逻辑值为 1，下拉则为 0。数字声明时，合法的基数格式有 4 中，包括：十进制('d 或 'D)，十六进制('h 或 'H)，二进制（'b 或 'B），八进制（'o 或 'O）。-15 在 5 位二进制中的形式为 5'b10001, 在 6 位二进制中的形式为 6'b11_0001。//一般会根据编译器自动分频位宽，常见的为32bit。x 意味着信号数值的不确定，即在实际电路里，信号可能为 1，也可能为 0。

2024-12-25 07:00:00 722

原创 Verilog 设计方法

这样，可以把一个较大的系统，细化成多个小系统，从时间、工作量上分配给更多的人员去设计，从而提高了设计速度，缩短了开发周期。这样的过程可能反复多次，直至错误完全排除。逻辑综合的目的是产生物理电路门级结构，并在逻辑、时序上进行一定程度的优化，寻求逻辑、面积、功耗的平衡，增强电路的可测试性。正确地分析了用户的电路需求后，就可以进行逻辑功能的总体设计，设计整个电路的功能、接口和总体结构，考虑功能模块的划分和设计思路，各子模块的接口和时序（包括接口时序和内部信号的时序）等，向项目组成员合理分配子模块设计任务。

2024-12-24 08:15:00 478

原创 Verilog 基础语法

标识符（identifier）可以是任意一组字母、数字、$ 符号和 _(下划线)符号的合，但标识符的第一个字符必须是字母或者下划线，不能以数字或者美元符开始。空白符（换行、制表、空格）都没有实际的意义，在编译阶段可忽略。例如下面两中编程方式都是等效的。//reg 为关键字， counter 为标识符。input CLK;//CLK 与 clk是 2 个不同的标识符。关键字是 Verilog 中预留的用于定义语言结构的特殊标识符。//input 为关键字，clk 为标识符。另外，标识符是区分大小写的。

2024-12-24 07:45:00 443

原创 Verilog 简介

Verilog HDL（简称 Verilog ）是一种硬件描述语言，用于数字电路的系统设计。可对算法级、门级、开关级等多种抽象设计层次进行建模。Verilog 继承了 C 语言的多种操作符和结构，与另一种硬件描述语言 VHDL 相比，语法不是很严格，代码更加简洁，更容易上手。Verilog 不仅定义了语法，还对语法结构都定义了清晰的仿真语义。因此，Verilog 编写的数字模型就能够使用 Verilog 仿真器进行验证。

2024-12-23 08:30:00 925

原创 Verilog 环境搭建

记忆中，Quartus II + Modelsim 的联合仿真功能既强大，又安装方便。几年后重新进行此过程，发现步骤也有些许繁琐，花费了我一晚上的时间来搞定。很多细节也在上面提出，多多注意就好。不过，大家以后有机会进行大型的数字模块仿真时，就会发现此方法的有效性。在接下来的教程里，有些简单的仿真可能用其他软件进行，截图界面可能与 Modelsim 不一致。大家看到后不用怀疑仿真的准确性，这里特别说明。设计模块与 testbench 源码也会全部给出，大家完全可以自己仿真、验证。

2024-12-23 07:45:00 1861

原创 CMake 实战练习

在 src/CMakeLists.txt 文件中添加自定义命令：POST_BUILD在 src/CMakeLists.txt 文件中添加自定义目标：运行自定义目标：make run。

2024-12-22 14:15:00 771

原创 CMake 高级特性

CMake 允许你创建和使用自定义模块，以简化常见的构建任务。自定义模块通常包含自定义的 CMake 脚本和函数。在项目目录下创建一个cmake/目录，用于存放自定义 CMake 模块。在cmake/目录下创建一个文件。在文件中包含自定义模块：自定义 CMake 脚本允许你执行自定义配置操作，灵活处理复杂的构建要求。在项目中创建一个脚本文件（例如在脚本中编写 CMake 指令。

2024-12-22 14:00:00 1437

原创 CMake 构建实例

假设我们有一个简单的 C++ 项目，包含一个主程序文件和一个库文件，我们将使用 CMake 构建这个项目。我们的项目结构如下：MyProject/├── src/main.cppmylib.cppmylib.h。

2024-12-21 11:15:00 534

原创 CMake 构建流程

CMake 的构建流程分为几个主要步骤，从设置项目到生成和执行构建命令。

2024-12-21 10:30:00 673

原创 CMake 安装与配置

如果未选择，可以手动添加：右键点击"计算机"或"此电脑"，选择"属性" -> "高级系统设置" -> "环境变量"，在"系统变量"中找到 Path，点击"编辑"，将 CMake 的安装路径添加进去。在安装过程中，可以选择将 CMake 添加到系统的 PATH 环境变量中（建议选择此选项，以便在命令行中直接使用 cmake 命令）。确保 CMake 的安装路径被添加到系统的 PATH 环境变量中，这样可以在任何位置的命令行中访问 CMake。下载后，双击下载的 .msi 文件，按照安装向导的指示进行安装。

2024-12-20 08:15:00 3048

原创 CMake 基础

CMakeLists.txt 是 CMake 的配置文件，用于定义项目的构建规则、依赖关系、编译选项等。每个 CMake 项目通常都有一个或多个 CMakeLists.txt 文件。CMakeLists.txt 文件使用一系列的 CMake 指令来描述构建过程。常见的指令包括：1、指定 CMake 的最低版本要求：cmake_minimum_required(VERSION <version>)例如：cmake_minimum_required(VERSION 3.10)2、定义项目

2024-12-20 07:45:00 844

原创 CMake 简介

CMake 是个一个开源的跨平台自动化建构系统，用来管理软件建置的程序，并不依赖于某特定编译器，并可支持多层目录、多个应用程序与多个函数库。CMake 通过使用简单的配置文件 CMakeLists.txt，自动生成不同平台的构建文件（如 Makefile、Ninja 构建文件、Visual Studio 工程文件等），简化了项目的编译和构建过程。CMake 本身不是构建工具，而是生成构建系统的工具，它生成的构建系统可以使用不同的编译器和工具链。

2024-12-19 13:41:22 773

原创正则表达式 - 修饰符（标记）

标记也称为修饰符，正则表达式的标记用于指定额外的匹配策略。

2024-12-19 08:15:00 840

原创正则表达式 - 运算符优先级

相同优先级的从左到右进行运算，不同优先级的运算先高后低。正则表达式从左到右进行计算，并遵循优先级顺序，这与算术表达式非常类似。是用于转义其他特殊字符的转义符号。它具有最高的优先级。连接在没有其他运算符的情况下表示字符之间的简单连接。断言是用于检查字符串中特定位置的条件的元素。表示"或"关系，用于在多个模式之间选择一个。量词指定前面的元素可以重复的次数。匹配 "cat" 或 "dog"。表示，用于匹配括号内的任意字符。匹配 "abc" 一次或多次。匹配零个或多个 "a"。匹配任何一个元音字母。

2024-12-19 08:15:00 600

原创正则表达式 - 元字符

将下一个字符标记为一个特殊字符、或一个原义字符、或一个向后引用、或一个八进制转义符。例如，'n' 匹配字符 "n"。'\n' 匹配一个换行符。序列 '\\' 匹配 "\" 而 "\(" 则匹配 "("。匹配输入字符串的开始位置。如果设置了 RegExp 对象的 Multiline 属性，^ 也匹配 '\n' 或 '\r' 之后的位置。匹配输入字符串的结束位置。如果设置了RegExp 对象的 Multiline 属性，$ 也匹配 '\n' 或 '\r' 之前的位置。匹配前面的子表达式零次或多次。

2024-12-18 08:30:00 1617

原创正则表达式 - 语法

正则表达式是一种用于匹配和操作文本的强大工具，它是由一系列字符和特殊字符组成的模式，用于描述要匹配的文本模式。正则表达式可以在文本中查找、替换、提取和验证特定的模式。例如：runoo+b，可以匹配等，+ 号代表前面的字符必须至少出现一次（1次或多次）。runoo*b，可以匹配等，* 号代表前面的字符可以不出现，也可以出现一次或者多次（0次、或1次、或多次）。colou?r 可以匹配或者问号代表前面的字符最多只可以出现一次（0次或1次）。构造正则表达式的方法和创建数学表达式的方法一样。

2024-12-18 08:00:00 925

原创正则表达式 - 简介

除非您以前使用过正则表达式，否则您可能不熟悉一些术语。但是，毫无疑问，您已经使用过不涉及脚本的某些正则表达式概念。例如，您很可能使用?和 * 通配符来查找硬盘上的文件。?通配符匹配文件名中的 0 个或 1 个字符，而 * 通配符匹配零个或多个字符。像 data(\w)?

2024-12-17 08:45:00 847

原创基于Flowise构建网页通用聊天助手

应用到生产环境如果您想将开发的AI问答助手引入到您企业或个人的生产环境，可以通过以下2种方式操作。您可以将聊天流程作为API使用，并连接到前端应用程序。Flowise基于“后端即服务”理念为所有应用提供了API，开发者可以直接在前端应用中获取大型语言模型的强大能力，而无需关注复杂的后端架构和部署过程。详细操作，请参见基于API开发。您也可以在您的个人或业务网站上嵌入通用聊天助手。只需将所提供的嵌入代码复制粘贴到您HTML文件的标签中。

2024-12-17 08:30:00 2092

原创使用Dify快速构建AI问答助手

Dify是一款开源的大语言模型（LLM）应用开发平台。它融合了后端即服务（Backend as Service）和LLMOps的理念，使开发者可以快速搭建生产级的生成式AI应用。即使您是非技术人员，也能参与到AI应用的定义和数据运营过程中。同时Dify内置了构建LLM应用所需的关键技术栈，这为开发者节省了许多重复造轮子的时间，使其可以更加专注在创新和业务需求上。技术架构如下图所示。

2024-12-16 07:15:00 1841

原创 MaxCompute如何访问Hologres

本文为您介绍MaxCompute如何访问Hologres。

2024-12-16 06:30:00 1714

原创在ACK集群上通过容器化部署并运行Slurm

Slurm是一个强大的开源集群资源管理和作业调度平台，专门设计用于优化超级计算机和大型计算集群的性能与效率。其核心组件协同工作，确保系统的高效运作和灵活的管理。Slurm的工作原理如下所示。slurmctld（Slurm Control Daemon）：作为Slurm的中央大脑，slurmctld负责监控系统资源、调度作业并管理整个集群的状态。为了增强系统的可靠性，可配置一个备用slurmctld实现高可用性，确保即使主控制器故障也不会中断服务。

2024-12-15 07:30:00 1831