【Verilog基础】5.选择器

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#学习

1、二选一选择器：

module mux2to1(s,d0,d1,y);

    input  wire s ,d0,d1;

    output  wire  y;

    assign y= s ? d1:d0;

endmodule

2、四选一选择器：

module mux4to1(s,d,y);

    input  wire [1:0] s ;
    input  wire [3:0] d ;
    output  reg y;

    always@(*) begin
    case(s[1:0])
        2'd0: y =d[0];
        2'd1: y =d[1];
        2'd2: y =d[2];
        default:y = d[3];
    endcase 
    end 

endmodule

3、带有优先级的多路选择器：