【verilog】四选一选择器

在 ModelSim SE 中，编写一个四选一选择器可以使用 `always` 语句和 `assign` 语句两种方式。以下是它们的具体实现方式和使用方法：

### 使用 `always` 语句

1. **Verilog代码**：

```verilog
module four_to_one_mux (
    input wire [1:0] sel,     // 2-bit selector
    input wire [3:0] in,      // 4 input lines
    output reg out            // output line
);

always @(*) begin
    case (sel)
        2'b00: out = in[0];
        2'b01: out = in[1];
        2'b10: out = in[2];
        2'b11: out = in[3];
        default: out = 1'b0; // default case to handle unforeseen conditions
    endcase
end

endmodule
```

2. **如何使用**：

- 将此代码保存为 `.v` 文件（例如，`four_to_one_mux.v`）。
- 在 ModelSim SE 中，创建一个新工程并添加此 Verilog 文件。
- 编写一个测试平台（testbench）来