中科大OJ Verilog 在线评测题解24-27

Q24 加法器

题目描述 对于给定的16bit加法器电路，其代码如下：

试创建一verilog模块，在该模块中实例化两个16bit的加法器，并进行适当的连接，最终构成一个32bit的加法器，该加法器输入进位位为0，如下图所示：

输入格式 32'b0 32'b0 输出格式 32'b0 示例波形

代码

module add16 ( input[15:0] a, input[15:0] b, input cin, output[15:0] sum, output cout );
    assign {cout,sum} = a + b + cin;
endmodule

module top_module(
    input [31:0] a,
    input [31:0] b,
    output [31:0] sum
);
    wire cout,coutn;
add16 add16_1 ( 
    .a(a[15:0]), 
    .b(b[15:0]), 
    .cin(1'b0), 
    .sum(sum[15:0]), 
    .cout(cout) );  
    add16 add16_2 ( 
        .a(a[31:16]), 
    .b(b[31:16]), 
    .cin(cout), 
    .sum(sum[31:16]), 
        .cout(coutn) );  
endmodule

Q25 多层次例化加法器

题目描述 在此练习中，用户需要创建一个包含两层调用的电路，在顶层模块中