中科大OJ Verilog 在线评测题解 48-51

最近跟着老师学习Verilog，做了中科大的练习题，将答案记录一下

Q48计数器

题目描述

计数器是一种比较简单且常用的时序逻辑电路，下面电路图是一个从0到15循环计数的累加计数器，每个时钟的上升沿计数值加一，采用异步复位方式，高电平有效，复位值为0，该电路是由一个4bit加法器和一个4bit寄存器构成，波形如下所示。

试编写Verilog代码，完成上述电路功能。

输入格式

时钟clk，异步复位信号reset

输出格式

4位的计时器q

代码

module top_module (
    input clk,
    input reset,      // 异步复位，高电平有效，复位值为0
    output reg [3:0] q);
    always@(posedge clk or posedge reset)begin
        if(reset)
            q<=0;
        else
            q<=q+1;
    end
endmodule

Q49十进制计数器

题目描述

设计一个十进制计数器电路，从1到10