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PLL的英文全称是Phase Locked Loop，即锁相环， 是一种反馈控制电路。 PLL 对时钟网络进系统级的时钟管理和偏移控制， 具有时钟倍频、分频、相位偏移和可编程占空比的功能。 Xilinx 7系列器件中的时钟资源包含了时钟管理单元CMT， 每个CMT由一个MMCM和一个PLL组成。
| 信号名 | 方向 | 电平标准 | 端口说明 |
| sys_clk | Input | 3.3V | 系统时钟， 50Mhz |
| sys_rst_n | Input | 3.3V | 系统复位， 低有效 |
| clk_100m | output | 3.3V | 100Mhz 时钟 |
| clk_100m_180deg | output | 3.3V | 100Mhz 时钟，相位偏移180 度 |
| clk_50m | output | 3.3V | 50Mhz 时钟 |
| clk_25m | output | 3.3V |
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