Verilog状态机

Verilog是硬件描述语言，硬件电路是并行执行的，当需要按照流程或者步骤来完成某个功能时，这个时候就可以使用状态机来编写代码。 状态机相当于一个控制器，它将一项功能的完成分解为若干步，每一步对应于二进制的一个状态，通过预先设计的顺序在各状态之间进行转换，状态转换的过程就是实现逻辑功能的过程。
状态机，全称是有限状态机（Finite State Machine），是一种在有限个状态之间按一定规律转换的时序电路，可以认为是组合逻辑和时序逻辑的一种组合。 状态机通过控制各个状态的跳转来控制流程，使得整个代码看上去更加清晰易懂，在控制复杂流程的时候，状态机优势明显，因此基本上都会用到状态机，如 SDRAM 控制器等。

状态机时序电路输出模型：

一，两种状态机

根据状态机的输出是否与输入条件相关，可将状态机分为两大类：摩尔(Moore)型状态机和米勒(Mealy)型状态机。相互对比可以发现，区别在于米勒状态机的输出由当前状态和输入条件决定的，而摩尔状态机的输出只取决于当前状态。

1，Mealy 状态机：组合逻辑的输出不仅取决于当前状态，还取决于输入状态。

模型中第一个方框是指产生下一状态的组合逻辑F， F是当前状态和输入信号的函数，状态是否改变、如何改变，取决于组合逻辑 F 的输出；第二框图是指状态寄存器，其由一组触发器组成，用来记忆状态机当前所处的状态，状态的改变只发生在时钟的跳边沿；第三个框图是指产生输出的组合逻辑G，状态机的输出是由输出组合逻辑G提供