FPGA实战篇（IP核之MMCM/PLL实验）

1.MMCM/PLL IP 核简介

        锁相环作为一种反馈控制电路，其特点是利用外部输入的参考信号控制环路内部震荡信号的频率和相位。因为锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。

        锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相 位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。Xilinx 7 系列器件中具有时钟管理单元 CMT 时钟资源， xc7z020 芯片内部有 4 个 CMT ， xc7z010 芯片内部有 2 个 CMT ，为设备提供强大的系统时钟管理以及高速 I/O 通信的能力。

        在本实验中，读者可以简单地理解为：外部时钟连接到具有时钟能力的输入引脚 CCIO （ Clock-Capable Input），进入 MMCM/PLL ，产生不同频率和不同相位的时钟信号，然后驱动全局时钟资源 BUFG 。但是要 进行更深入的 FPGA 开发，就必须理解器件的时钟资源架构。

2.实验任务

        本节实验任务是使用 Zynq 开发板输出 4 个不同时钟频率或相位的时钟，并在 Vivado 中进行仿真以验证结果，最后生成比特流文件并将下载到开发板上，使用示波器来测量时钟的频率。

3.硬件设计

        本章实验将 Clocking Wizard IP 核产生的 4 个时钟 100MHz 、 100MHz_180deg 、 50MHz 、 25MHz ，连接到开发板的 J3 扩展口 IO 上，分别是第 9 、 10 、 11 、 12 号脚。扩展口原理图如下图所示：

        本实验中，各端口信号的管脚分配如下表所示：

4.程序设计

        我们首先创建一个空的工程，工程名为“ip_clk_wiz