【HDLBits刷题】Shift4.

最新推荐文章于 2024-12-12 11:47:43 发布

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最新推荐文章于 2024-12-12 11:47:43 发布 · 335 阅读

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#fpga开发

这篇文章讨论了如何在VerilogHDL中正确实现一个4位移位寄存器，包括异步清零、同步装载和使能控制。原始代码中的问题是，reset和load条件分支在always块中并行处理，导致编译错误。修正后的代码使用if-elseif结构解决了这个问题。

Build a 4-bit shift register (right shift), with asynchronous reset, synchronous load, and enable.

areset: Resets shift register to zero.
load: Loads shift register with data[3:0] instead of shifting.
ena: Shift right (q[3] becomes zero, q[0] is shifted out and disappears).
q: The contents of the shift register.
If both the load and ena inputs are asserted (1), the load input has higher priority.

Module Declaration

module top_module(
    input clk,
    input areset,  // async active-high reset to zero
    input load,
    input ena,
    input [3:0] data,
    output reg [3:0] q<