【HDLBits刷题】Fsm serial

三环西北角

已于 2024-03-06 10:43:25 修改

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分类专栏：数字IC学习笔记文章标签：笔记 fpga开发

于 2024-03-05 14:59:50 首次发布

本文链接：https://blog.youkuaiyun.com/wangfandashe/article/details/136479145

文章描述了一个同步状态机模块top_module的正确代码实现，包括状态转移逻辑和计数器功能。它还提到一个初始有问题的代码版本，并提供了优化后的代码，强调了在状态机设计中处理输入信号和异常情况的重要性。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

在这里插入图片描述
有问题的代码：

module top_module(
    input clk,
    input in,
    input reset,    // Synchronous reset
    output done
); 
    reg [1:0] state,next_state;
    reg [3:0] counter;
    		  //s0   //s1   //s2   //s3
    parameter idle=0,data=1,stop=2,finish=3;
	
    always @(posedge clk)
    begin
        if(reset)
            state <= idle;
        else
            state <= next_state;
    end   
    
    always @(*)
        begin
            case(state)
                idle :next_state 	= (