采用vscode+iverilog进行代码编译

最新推荐文章于 2025-09-25 15:47:16 发布

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#vscode #fpga开发

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参考资料
VScode编辑verilog/SystemVerilog + iverilog编译仿真 + GTKWave显示波形

https://blog.youkuaiyun.com/qq_37899920/article/details/126376878

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工具配置
运行测试
关于systemverilog的编译

工具配置

vscode中支持verilog的插件很多，安装较多的是一下几个
在这里插入图片描述
Verilog-HDL/SystemVerilog/Bluespec SystemVerilog：
语法高亮，代码风格检查等
Verilog HDL：
调用iverilog进行综合运行
Verilog_Testbench：
自动生成test_bench代码
Verilog Format：
verilog排版工具。

运行测试

测试的test_tb.v如下：

`include "test.v"
`timescale  1ns / 1ps  

module tb_test;        

// test Parameters     
parameter PERIOD  = 10;


// test Inputs
reg   clk                                  = 0 ;
reg   [3:0]  a                             = 0 ;
reg   [3:0]  b                             = 0 ;
reg   sig                                  = 0 ;

// test Outputs
wire [3:0] outsig                      ;


initial
begin
    forever #(PERIOD/2)  clk=~clk;
end

// initial
// begin
//     #(PERIOD*2) rst_n  =  1;
// end

test  u_test (
    .clk                     ( clk                    ),
    .a                       ( a                [3:0] ),
    .b                       ( b                [3:0] ),
    .sig                     ( sig                    ),

    .outsig         (outsig        )
);

initial
begin
    $dumpfile("tb_test_wave.vcd");
    $dumpvars;
    #10
    a=4'h0;
    b=4'h0;
    sig=4'h0;
    #10
    a=4'h1;
    b=4'h0;
    sig=4'h1;
    #10
    a=4'h0;
    b=4'h1;
    sig=4'h0;
    $finish;
end

endmodule

实例化的模块test.v如下，这里简单的实现一个全加器：

module test(
    input clk,
    input [3:0] a,
    input [3:0] b,
    input sig,
    output reg[3:0] outsig
);

always @(posedge clk or sig or a or b) begin
    outsig <=(sig)?a:b;
end

endmodule