42、组合逻辑设计中的解码器与编码器

组合逻辑设计中的解码器与编码器

1. 解码器设计

1.1 层次化定义的解码器

在解码器设计中，有源电平可以通过更结构化的方式处理。以类似74x138的解码器为例，其架构可以进行层次化定义。以下是相关代码：

architecture V74x138_c of V74x138 is
  signal G2A, G2B: STD_LOGIC;           -- 输入的高电平版本
  signal Y: STD_LOGIC_VECTOR (0 to 7);  -- 输出的高电平版本
  component V3to8dec port (G1, G2, G3: in STD_LOGIC;
                           A: in STD_LOGIC_VECTOR (2 downto 0);
                           Y: out STD_LOGIC_VECTOR (0 to 7) ); end component;
begin
  G2A <= not G2A_L;   -- 转换输入
  G2B <= not G2B_L;   -- 转换输入
  Y_L <= not Y;       -- 转换输出
  U1: V3to8dec port map (G1, G2A, G2B, A, Y);
end V74x138_c;

这里使用了一个完全高电平有效的V3to8dec组件，它有自己的数据流式定义。

1.2 数据流定义的3 - 8解码器

下面是一个高电平有效的3 - 8解