22、数字电路中的低电压逻辑与发射极耦合逻辑解析

数字电路中的低电压逻辑与发射极耦合逻辑解析

1. 低电压CMOS逻辑与接口

1.1 3.3 - V LVTTL和LVCMOS逻辑

不同逻辑电平之间的关系在数字电路设计中至关重要。标准TTL和低电压CMOS器件在其标称电源电压下的信号电平关系，可通过相关图表清晰展示。5 - V CMOS家族（如HC和VHC）具有原始的对称信号电平，而与TTL兼容的CMOS家族（如HCT、VHCT和FCT）则将电压电平下移以实现与TTL的兼容性。

CMOS电源电压降低的第一步是采用3.3 V。JEDEC标准为3.3 - V逻辑定义了两组电平：
- LVCMOS（低电压CMOS） ：用于纯CMOS应用，输出的直流负载较轻（小于100 µA），VOL和VOH保持在电源轨的0.2 V范围内。
- LVTTL（低电压TTL） ：用于输出具有显著直流负载的应用，VOL可高达0.4 V，VOH可低至2.4 V。

TTL逻辑电平位于5 - V范围的低端，这使得LVTTL电平能够与TTL电平精确匹配。因此，只要遵守输出电流规格（IOLmax，IOHmax），LVTTL输出可以毫无问题地驱动TTL输入。同样，TTL输出也可以驱动LVTTL输入，但需要注意避免超过LVTTL的3.3 - V VCC。

逻辑家族	VCC (V)	VOH (V)	VIH (V)	VT (V)	VIL (V) <