15、CMOS电路的动态特性与结构解析

CMOS电路的动态特性与结构解析

1. CMOS动态电气行为

在CMOS电路中，存在着多种电容影响其性能。连接输出与其他输入的布线具有电容，大约每英寸1 pF或更多，具体取决于布线技术。输入电路，包括晶体管、内部布线和封装，每个输入通常具有2到15 pF的电容，这种杂散电容有时也被称为电容性负载或交流负载。

1.1 等效电路分析

CMOS输出的上升和下降时间可以使用等效电路进行分析。p沟道和n沟道晶体管分别用电阻Rp和Rn建模。输出负载由等效负载电路表示，包含三个组件：
- RL和VL：代表直流负载，决定输出稳定在高或低状态时的电压和电流。在输出状态改变时，直流负载对过渡时间影响不大。
- CL：代表交流负载，决定输出变化时的电压、电流以及从一个状态转变到另一个状态所需的时间。

当CMOS输出仅驱动CMOS输入时，直流负载可忽略不计。为简化分析，假设RL = ∞且VL = 0。同时，假设CL = 100 pF，p沟道和n沟道晶体管的“导通”电阻分别为200 Ω和100 Ω。上升和下降时间取决于对电容性负载CL充电或放电所需的时间。

1.2 下降时间分析

当输出处于稳定的高状态时，在t = 0时刻，CMOS输出变为低状态。由于电容上的电压不能瞬间改变，t = 0时，VOUT仍为5.0 V；t = ∞时，电容完全放电，VOUT为0 V。VOUT的值遵循指数规律：
[VOUT = VDD \cdot e^{-\frac{t}{RnCL}} = 5.0 \cdot e^{-\frac{t}{100 \cdot 100 \cdot 10^{-12}}} = 5.0 \cdot e^{-\fra