- 博客(126)
- 资源 (23)
- 收藏
- 关注
RSS订阅原创 你的RFSOC之ZU4xDR的RF-DAC为啥无法配置到标称的10GSPS采样率？
作为FPGA工程师，不知道大家在设计RFSOC时是否遇到过RF-DAC的采样率无法达到标称的最大值的情况。RFSOC中以ZU4xDR为例：标称RF-DAC采样率为10GSPS，但很多人第一次设计时只能配置到7GSPS。本文就以ZU47DR/ZU48DR为例，讲解这个问题。
2025-03-31 11:06:58
300
原创 ZYNQ在线更新重加载FPGA bit之slave selectMAP方案
作为FPGA工程师，在项目中是否经常会遇到客户要求FPGA具有在线更新的需求？在项目中很容易遇到ZYNQ+FPGA的架构，而ZYNQ的代码更新在跑系统（比如linux）的情况下很容易实现从网口更新或者从串口更新。但是纯FPGA却不好直接重新更新代码，这个时候可以使用slave serial或者slave selectMAP的方式通过ZYNQ来在线更新FPGA的bit。slave selectMAP比slave serial更新速率更快，而本文主要介绍slave selectMAP。
2025-03-27 18:00:00
654
原创 VIVADO中QSPI x8 FLASH固化烧写需要哪些步骤与注意点
作为FPGA工程师，不知道大家会遇到一片qspi flash容量不够，需要用到两片qspi flash来存储bit文件的情况。通常一片qspi flash可支持的数据位宽为x1,x2,x4。而使用两片qspi flash时即可把数据位宽扩大到x8。**那么使用QSPI x8的时候需要有哪些步骤与注意事项呢？****且听吾往下分析！！！**
2025-03-19 17:00:00
351
原创 多个MHC7044时钟芯片同步需要注意哪些点？
大多数FPGA工程师都知道HMC7044主要是给JESD204B/C接口的ADC/DAC供时钟的主流时钟芯片，那么假如要多片HMC7044时钟芯片输出的时钟要同步，又需要哪些注意事项呢？
2025-03-13 19:34:33
333
原创 FPGA中两个单lane的aurora协议在同一个GTX BANK中设计时有哪些注意事项？
作为FPGA工程师大家是否会遇到如下问题：一个GTX BANK中的是否可以连接两个光口？一个GTX BANK中的两个光口都跑aurora时是否可以设置不同的模式？一个FPGA中怎么设置两个aurora协议？是否会遇到问题？具体要怎么设置，且往下看：⬇⬇。
2025-03-07 17:36:41
418
原创 啥？FPGA的aurora高速接口 5分钟就能快速上手使用
你是否还在了解aurora高速接口怎么用？你是否还在烦忧aurora ip怎么配置？你是否还在担心aurora配置不全导致不能建链？使用本文推荐的方法，这些统统不是问题。
2025-02-26 18:00:00
748
原创 原来这就是带通信号采样定理与频谱搬移过程
作为FPGA工程师或相关硬件工程师，不知道大家在做ADC采集时是否经常有以下**类似疑问**：- 奈奎斯特采样定理要求采样率是信号频率的2倍以上，这32MHZ的采样率的ADC怎么采集70±10MHZ信号？- 假如32MHZ的采样率ADC能够采集70±10MHZ信号，那么在FPGA中看到的信号应该多少频率？- 带通信号本身的带宽并不一定很宽，那么能不能采用比奈奎斯特采样频率更低的频率来采样呢？
2025-02-19 20:00:00
888
原创 风中月隐眼中用USR_ACCESS2自动获取vivado生成bit编译时间 需要避开多少坑？
前言USR_ACCESS2简介功能介绍接口信号数据排列案例解析关键点上板案例扩展知识vivado工具生成约束进制转换verilog代码文末疑问FPGA在做版本管理时，如果手动输入版本时间那么很多人会忘，会导致这个版本管理形同虚设。所以xilinx很贴心设置了一个源语USR_ACCESS2，来获取bit生成的时间。然而很多人去使用USR_ACCESS2时却很难用起来，这是为什么呢？因为要使用USR_ACCESS2，得避开下文讲解的坑，也就是抓住关键点。
2025-02-12 13:59:34
394
原创 风中月隐眼里的FPGA——非常简单易学
风中月隐眼中的FPGA是一个芯片；一个可编程的芯片；一个需要底层逻辑思维开发的芯片；一个可通过编程实现实现各种客户需求的芯片；一个可以养家糊口的芯片；FPGA工程师就是使用专门编程语言（verilog hdl/VHDL/systemverilog等）针对FPGA芯片开发、调试、验证的一群人。简单！很简单！非常简单！
2025-01-04 10:00:00
1110
原创 vivado [Runtcl-4]与[Runtcl-1]couldn’t read file ***no such file or directory报错处理方法
报错如下图所示：由上图报错我们发现是一个ip_patch找不到,处理方式有两种：1）在这个报错的路径下面放这个补丁文件（复旦微电子的FPGA补丁）；2）我们不需要这个补丁，那么久去掉工程中调用这个补丁的路径，操作方式如下：这个报错和以上的报错类似，处理方式也类似。
2024-11-22 14:10:17
932
原创 基于xilinx FPGA的GTX/GTH/GTY位置信息查看方式（如X0Y0在bank几）
本文用于介绍如何查看xilinx fpga GTX得位置信息（如X0Y0在哪个BANK/Quad）。1） 不同的FPGA的X0Y0在GTX的bank/Quad不一定一样需要根据具体情况筛选；2） 可以确定一点X0Y0一定在第一个GTX上；
2024-07-03 17:44:53
2087
原创 基于xilinx FPGA的QSFP调试使用经验
本文用于记录QSFP在调试使用时遇到的一些经验教训，防止后来者踩相同的坑。QSFP（Quad Small Form-facor Pluggable）即四通道SFP接口，即4通道集合到一起的光模块接口。常见于要使用40G光模块，100G光模块。
2024-06-14 15:29:38
1647
原创 基于xilinx fpga RFSOC系列的Ultrascale+ RF Data Converter ip详解说明
本文用于讲解RFSOC系列Xilinx IP 的ZYNQ Ultrascale+ RF Data Converter ip的功能，以及使用说明，方便使用者快速上手。参考手册：《PG269》《ds889》注意：使用本IP的前提条件：vivado的版本要高于2020.2；本IP主要是实现RFSOC器件的ADC与DAC功能
2024-05-24 10:05:21
3897
4
原创 基于xilinx FPGA的 FFT IP使用例程说明文档（可动态配置FFT点数，可计算信号频率与幅度）
本文用于讲解xilinx IP 的FFT ip examples的功能说明本examples 是风中月隐编写的针对xilinx FFT IP的使用demo，通过仿真验证了以下功能：1） 可动态配置FFT得点数；2） 可出算出输入信号得频率；3） 可计算出FFT得幅度峰值；4） 验证了输入I/Q顺序对FFT输出结果得影响；5） 验证了动态配置FFT点数得IP设置限制；6） 验证了是否可连续输入数据；7） 可看到FFT输出每个点的频率；8） 推算了FFT IP输出结果与dB值的关系；
2024-05-23 17:03:35
2104
原创 具于xilinx FPGA的可动态配置DDS频率控制字的DDS IP核使用例程详解
本文用于讲解xilinx IP 的dds ip examples（动态配置频率）的功能说明，方便使用者快速上手。本examples 是风中月隐编写的针对DDS的使用demo，实现通过vio控制频率控制字来调整DDS的输出频率，为大家演示一个可动态配置DDS频率的例程。例程的平台：1） 硬件平台：XC7Z020CLG484-22） FPGA开发平台：vivado2017.43） 可仿真
2024-01-14 10:37:29
2445
原创 xilinx系列FPGA基于VIVADO的pin delay列表生成说明
本文用于讲诉xilinx系列FPGA基于VIVADO的pin delay列表生成说明，以及一些注意事项，为FPGA设计人员探明道路。Pin delay 即FPGA内部die到pin的延时数据。
2023-12-01 16:38:01
3115
原创 CLK_CFG_AD9516时钟芯片（配置代码使用说明）
本文用于讲解CLK_CFG_AD9516例程配置代码的使用说明，方便使用者快速上手。
2023-11-13 16:52:51
3894
4
原创 ultrascale+mpsoc系列的ZYNQ中DDR4参数设置说明
本文用于讲诉ultrascale+mpsoc系列中的ZYNQ的DDR4的参数设置与实际硬件中的DDR选型之间的关系，为FPGA设计人员探明道路。
2023-11-13 15:04:23
2966
4
原创 GAD7980/CL1680/AD7980详解与开发说明
本文用于讲述GAD7980的功能与用法，以及其中一些参数的计算方法，用法时序，输出数值等等，便于后续沟通交流。GAD7980与AD7980/CL1680时序兼容，硬件兼容可以使用同一套代码。GAD7980是一款16位1MSPS SAR ADC，常用来采集电压信号。最大采样率为1MSPS，采用兼容的SPI接口进行数据输出，没有寄存器等配置，使用简单。
2023-07-04 09:54:17
3462
6
原创 yueyin uart ip 使用说明文档
本文用于讲解yueyin IP 的uart ip的功能，以及使用说明，方便使用者快速上手。yueyin_ip_uart是月隐编写的串口IP，实现串口（rs232/rs485/rs422）的底层收发时序，可灵活设置奇偶校验位，数据位的位宽等参数，收发指示信号明显好用。串口的协议为：1bit起始位，data W(8) bit 数据位，1bit停止位。
2023-06-19 16:07:59
1043
1
原创 AD9739配置解析与数据输出指南
由AD9739手册的Figure40 可知，数据的输入是双端口同时奇偶输入形式，即DB0输入计数时偶数的点，DB1输入计数时为计数的点。从数据连贯性顺序的角度看这类似于乒乓操作，即第0个数据给DB0端口，第1个端口给DB1端口，第2个端口给DB0端口，第3个端口给DB1端口，依此循环。因为AD9739是双端口数据输入，因此每个端口的数据速率为采样率的一半，加起来总的数据传输速率与采样率相等；因为AD9739是DDR数据输入格式，所以DCI与DCO的速率为单端口数据速率的一半，为采样率的1/4;
2023-04-27 22:03:00
4936
11
原创 LMK04828寄存器配置使用指导手册
本文用示例指导LMK04828的配置。LMK04828是TI的专为JESD204B设计的时钟芯片。LMK04828有两个VCO，其频率如下所示。
2022-09-15 17:55:31
12135
7
原创 AD9164配置与数据使用指南
本文用于说明AD9164的常规配置与数据来源配置说明。AD9164是ADI公司的一款高达12GSP的JESD204接口的DAC，数据位数16Bit。其功能框图如下所示： 由上图可知，AD9164的数据来源为serdes（8lane），寄存器配置为SPI接口。AD9164的配置SPI可选MSB first 或者LSB first，并且可选3线或者4线模式。默认的为MSB first 3线模式。其说明如下所示:且SPI的时序如下图所示：。
2022-09-15 17:49:50
5957
2
原创 AD9680配置与数据还原说明
本文用于说明AD9680配置与数据还原使用情况。本文以采样率1000MHZ为例说明AD9680的常规配置与数据还原过程。AD9680是ADI公司的一片14bit 采样率高达1GSPS的JESD204B接口的模拟转数字的转换器（ADC）。其功能框图如下。由上图可知，本芯片有2路输入，配置寄存器的方式为SPI。其SPI的配置时序如下所示。
2022-09-15 17:44:02
8471
3
原创 ZYNQ之IIC控制器详解与IIC寄存器配置例程说明
本文用于讲解ZYNQ中IIC的作用以及用例程说明IIC使用方法。ZYNQ说明：\1) ZYNQ分为PL侧与PS侧。\2) PL侧为逻辑部分，即常说的FPGA。\3) PS侧为软件侧，即常说的RAM侧。本文以ZYNQ-7000系列 xc7z045ffg676为例讲解IIC。使用开发工具：vivado 2017.4 ，SDK。本文例程简介：用ZYNQ的IIC配置ADV7611器件的寄存器配置。IIC用PS侧的资源，走EMIO即可引到PL端外接ADV7611芯片。然后使ZYNQ能接收外部输入的HDMI
2022-06-15 13:25:42
8774
4
原创 ZYNQ之EMIO详解与例程说明
本文用于讲解ZYNQ中的EMIO的作用以及使用方法。ZYNQ说明：1）ZYNQ分为PL侧与PS侧。2）PL侧为逻辑部分，即常说的FPGA。3）PS侧为软件侧，即常说的RAM侧。4）本文以ZYNQ-7000系列 xc7z045ffg676为例讲解EMIO。使用开发工具：vivado 2017.4 ，SDK本文例程：设置两个EMIO，第一个作为输出，点亮LED，第二个作为输入，输入KEY的电平。......
2022-06-09 17:52:52
11058
3
原创 ERROR: [BD 41-237] VIVADO使用BD时报错
1 概述本文用于记录vivado 使用BD时编译出现ERROR: [BD 41-237]的情况与解决方法。BD 是Block Design的简称。2 出现的问题当使用vivado 进行BD编译时出现[BD 41-237] Bus Interface property FREQ_HZ does not match between/M_AXIS_0(100000000) and /axis_dwidth_converter_0/M_AXIS(166666667)如下图所示：3 问题出现的原
2022-05-24 17:16:20
8686
9
转载 【Vivado那些事】如何查找官网例程及如何使用官网例程
有的时候需要查找一些官网的例程进行学习和参考，但是总感觉无从下手，今天就教大家怎么利用官网和Vivado的Documention进行相关的操作。不清楚使用哪些IP或者不清楚需要参考哪个文档首先点击Help–>Documention and Tutorials就可以打开XIlinx Documention浏览器了。打开后如下：主要分为：1、分类窗口；2、文件选择窗口；3、设置窗口；4、选择窗口；可以在3窗口进行搜索。假如现在我需要查找一下7系列FPGA中关于HLS的使用，那么我可以通
2022-04-11 15:21:18
1688
原创 基于xilinx的video-timing-controller ip设置与使用详解
本文用于记录xilinx FPGA中使用vivado开发工具时，video-timing-controller的设置与使用详解。这个IP主要是在与视屏时序相关的项目中会使用到，主要是以下几种场景：1） 视屏时序的检测；2） 视屏时序的产生；
2022-04-07 16:21:03
9893
转载 关于利用IBERT核对GTX收发器板级测试的原理与过程详解
IBERT（集成误码率测试仪）是xilinx为7系列FPGA GTX收发器设计的，用于评估和监控GTX收发器。IBERT包括在FPGA逻辑中实现的模式生成器和检查器，以及对端口的访问和GTX收发器的动态重新配置端口属性，还包括通信逻辑，以允许设计在运行时通过JTAG进行访问。IBERT工具用于对Xilinx FPGA芯片的高速串行收发器进行板级硬件测试。通过IBERT可以获取误码率，观察眼图，调节串行收发器的参数，从而有助于判断可能存在的问题，便于验证硬件的稳定性和信号完整性。
2022-03-02 11:10:35
5145
3
原创 UCF转XDC工具说明文档
本文用于讲解FPGA中的约束文件UCF转XDC格式工具的使用方法，方便使用人员的操作。UCF格式是ISE工具的约束使用文件，XDC格式是VIVADO工具的约束使用文件。而硬件在设计时一般是使用cadence设计的，cadence能直接导出UCF格式的管脚约束，不能导出XDC格式，这个时候ucf转XDC工具就很有用了。
2022-03-01 11:38:47
2323
1
原创 关于使用两个GTP/GTX出现[DRC RTSTAT-1]error（[route 35-54] critical warning）的问题详解
本文用于记录在用xilinx的FPGA时，使用VIVADO编译两个GTP/GTX IP时出现的[DRC RTSTAT-1]错误/[route 35-54]警告的问题，并说明问题原因与解决思路。使用的编译软件：vivado 2017.4使用的GTP IP：7 series FPGAs Transceivers Wizard
2022-02-25 15:12:56
13647
12
原创 ARINC818（FC-AV）协议详解
本文用于解析ARINC818的协议，方便代码的编写进行。ARINC818（航空电子数字视频总线，Avionics DigitalVideo Bus，ADVB） 是 航 空 电 子 委 员 会（AEEC） 于2007 年 1 月制定的视频接口标准，是专门针对航空电子视频系统设计制定的国际标准。ADVB 容器、按行组帧按行显示是 ARINC818 协议特有的数据传输模式。
2022-02-16 11:18:16
11918
3
原创 Xilinx FPGA GTX的DRP速率配置详解
本文用于讲解xilinx FPGA中的GTX的DRP的配置情况，用示例讲解配置过程。GTX 是FPGA的高速bank 信号模块；DRP即Dynamic Reconfiguration Port，动态重配置端口，允许动态修改设备的参数。
2022-01-24 17:58:57
14012
8
原创 xilinx FPGA的远程更新（动态加载）详解（Using a Microprocessor to Configure 7 Series FPGAs）
借用微处理器（简称MIC）配置FPGA的思路进行远程更新。虽然一般情况下MIC配置FPGA只是用于动态加载，即远程烧写bit临时调试，掉电后程序会丢失。但若是想将远程传输过来的程序（例如bin文件）写入MIC上挂的flash中，然后MIC再将flash中的程序写入FPGA，每次MIC上电后都会先把FLASH中的程序读取后传输去烧写FPGA，则就实现了掉电不丢失的远程更新功能。
2021-12-27 11:41:41
15088
3
原创 VGA时序描述
1 概述本文用于讲解VGA的时序，方便程序人员编写代码。2 VGA接口时序详解VGA 显示器扫描方式从屏幕左上角一点开始，从左向右逐点扫描，每扫描完一行,电子束回到屏幕的左边下一行的起始位置，在这期间，CRT 对电子束进行消隐，每行结束时，用行同步信号进行同步；当扫描完所有的行，形成一帧，用场同步信号进行场同步，并使扫描回到屏幕左上方，同时进行场消隐,开始下一帧。完成一行扫描的时间称为水平扫描时间，其倒数称为行频率；完成一帧（整屏）扫描的时间称为垂直扫描时间，其倒数称为场频率，即屏幕的刷新频率，常见的
2021-12-10 11:07:26
7548
原创 基于xilinx的tri-mode-eth-mac IP设置与使用详解
本文是关于tri-mode-eth-mac IP学习过程中的设置与代码使用详解，包括三速以太网的自适应设置，MDIO时序与配置、例程讲解，原理讲解等。tri-mode-eth-mac IP是FPGA做以太网设计时的MAC IP。它支持10/100 Mb/s, 1 Gb/s, 2.5 Gb/s, 或者10/100/1000 Mb/s自适应类型。支持RGMII、GMII、以及MII接口，支持全双工/半双工控制
2021-12-05 13:53:33
33860
15
原创 基于xilinx vivado的XADC IP设置使用详解
基于xilinx vivado的XADC IP设置使用详解目录1 XADC概述2 引用3 XADC 端口4 XADC IP设置5 IP的例程代码的使用6 Chanel输出值的含义即寄存器输出含义7 采集外部信号时需要的注意事项1 XADC概述Xilinx 7系列FPGA全系内置了一个ADC，称呼为XADC。这个XADC，内部是两个1mbps的ADC，可以采集模拟信号转为数字信号送给FPGA内部使用。XADC内部可以直接获取芯片结温和FPGA的若干供电电压（7系列不包括VCCO），用于监控FPGA内
2021-11-24 14:45:59
10436
4
原创 FPGA时序约束理论篇之时序路径与时序模型
**1. 时序路径**典型的时序路径有4类，如下图所示，这4类路径可分为片间路径（标记①和标记③)和片内路径（标记②和标记④）。对于所有的时序路径，我们都要明确其起点和终点，这4类时序路径的起点和终点分别如下表。①输入端口到FPGA内部第一级触发器的路径ChipA/clkrega/Dset_input_delay②FPGA内部触发器之间的路径rega/clkregb/Dcreate_clock③FPGA内部末级触发器到输出端口的路径regb/clkChip
2021-11-19 13:51:30
790
ds926-zynq-ultrascale-plus-rfsoc性能指标说明
2025-03-29
pg269-rf-data-converter-en-us-2.6
2025-03-29
在线更新之slave selectMAP的FPGA例程仿真代码（HDL）
2025-03-26
udp_ip_1g_sfp FPGA中光口传输UDP协议的tri mode ethernet mac ip使用例程
2025-03-19
xapp497-usr-access即xilinx的USR-ACCESS2源语使用讲解pdf文档
2025-01-21
FPGA中基于USR-ACCESSE2源语的vivado编译自动更新版本时间的verilog hdl代码
2025-01-21
xilinx FFT IP核使用例程（有仿真与源码）
2024-05-23
具于xilinx FPGA的可动态配置DDS频率控制字的DDS IP examples （使用例程）
2024-01-14
Xilinx DDS IP频率控制字计算工具
2024-01-12
AD9516-cfg-demo（verilog hdl编写的FPGA驱动AD9516时钟芯片的案例代码）
2023-11-13
AD9739-DEMO FPGA逻辑例程代码(包括SPI配置以及oserdes接口输出代码)
2023-09-22
xilinx FPGA的约束文件UCF转XDC的工具 (更新版)
2023-07-12
CL1680/GAD7980/AD7980 cfg （verilog hdl）
2023-07-04
FPGA纯逻辑端的串口自编译代码IP：yueyin-uart-ip
2023-06-19
IIC_Register_hdmi_cs_mz7045fa(ZYNQ配置IIC寄存器例程代码)
2022-06-15
ZYNQ_EMIO_demo
2022-06-09
pg016 Video Timing controller LogiCORE IP Product Guide
2022-04-07
xilinx FPGA的约束文件UCF转XDC的工具
2022-03-01
AVIONICS DIGITAL VIDEO BUS (ARINC高速数字视频航空标准)
2022-02-16
xilinx GTX 用DRP接口配置linerate的计算表格
2022-01-24
Xilinx FPGA GTX的DRP（Dynamic Reconfiguration Port）的时序配置模块
2022-01-24
基于xilinx vivado 的DDR3 IP核扩展IP FDMA 的使用详解
2021-01-13
aurora 64B/66B ip 核设置与例程代码详解
2018-11-22
JESD204B的AXI时序分析（对比SRIO）
2018-09-22
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人