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原创 DDR5高速接口的均衡技术
DDR5 的数据传输速率达到3200Mbps到6400Mbps之间，这样的数据传输速率已经能达到某些串行器/解串器（Serializer/Deserializer，SerDes）信道的速度，这样的数据速率下会出现更严重的信号完整性问题，如反射、信道的高频损耗、码间干扰。而ISI在之前的章节已经介绍过，其产生原因可能是由于不正确的端接造成的信号反射引起的，或是信道中的大容性负载或色散效应引起的，信号中的高频率部分通常低频率部分衰减得更多，导致信道表现出低通滤波器的特性。最后形成的是双输入，单输出的DFE。
2024-08-26 13:58:18
2045
原创 112Gbps PAM4速率下互连链路的性能分析
先进的信号传输方案（如PAM4）为数据通信系统设计人员提供了新的可能，可将铜基系统的使用寿命延长至超出预期。因此，在未来几年内，与其他成本更高的非铜互连方案相比，高速通信应用将获得更经济的解决方案。对于112Gbps PAM4系统的实现而言，低成本、低功耗且性能稳定的芯片至关重要，同样重要的还有“洁净”的无源链路。这里的“洁净”指的是芯片到芯片或板到板的互连结构，其损耗极低、串扰极小，且插入损耗偏差（ILD）最小。本研究对比了多种PCB材料和铜缆的传输损耗特性，以确定不同互连方案可实现的传输距离。致力于确定
2026-05-26 11:19:00
602
原创 56G SERDES链路中差分信号skew 的影响
该通道对图15所示的skew直通差分信号起到带宽限制低通滤波器的作用，在不包含耦合的情况下（图16（a）），随着skew增加，输出眼图高度和边沿速率会渐进式退化；式（9）至（13）描述的频域skew提取技术，可以与式（17）和（19）描述的数学skew调整技术相结合，从测量的Sdd21或Scd21数据中移除skew。设计人员可以结合skew移除和添加技术，从S参数波形中移除所有skew，然后添加最坏情况规格的最大skew，以量化最坏情况下的插入损耗或模式转换影响。此外，评估skew时必须考虑远端耦合。
2026-05-22 11:19:00
656
原创 先进封装技术中芯粒异构集成与芯粒间互连的集成设计系统介绍
基于芯粒的异构集成在高性能计算（HPC）、网络、人工智能（AI）、5G和边缘计算等多个领域获得了广泛关注。这种日益增长的采用源于其在良率提升、IP复用、性能增强和成本优化方面的显著价值。为实现芯粒集成，已部署了各种先进封装技术，例如2.5D硅通孔（Si TSV）Interposer、扇出型重分布层（RDL）有机Interposer和3D混合键合。借助这些先进封装技术，芯粒实现了高密度的芯粒间互连，增强了各种芯片系统的集成，并优化了性能和功耗。然而，与传统的单片系统级芯片（SoC）相比，将具有不同功能的芯粒集
2026-05-20 11:20:00
444
原创 （LP）DDR4接口的PSIJ和RJ性能仿真评估
【芯片SIPI设计星球】包含全面的芯片SIPI设计文章▼ 星球二维码另有SIPI系列培训课程和设计服务，欢迎点击如下链接了解详情：芯片SIPI系列视频培训课程（PI&LPDDR4&LPDD5&HSPICE）芯片端到端SIPI一站式设计服务，欢迎咨询~~自DDR内存问世以来，优化信号完整性和电源完整性就至关重要。随着比特率的提高和IO电压的降低，电源完整性表征在设计工作中所占的比重不断增加。源同步接口中，DDR电路在写操作期间会驱动差分DQS（选通信号），该信号与DQ（数据信号）相位相差90°。当单个字节内多
2026-05-18 11:21:00
682
原创 56G Serdes信号完整性芯片-封装-PCB协同设计
在穿过3英寸长的PCB后，在RX BGA入口处，SBR变得展宽，特别是在后沿显示出符号间干扰（ISI）的迹象。与56G NRZ的0.4μm集肤深度相比，我们认为CZ8201加上低Df介电材料的0.2μm粗糙度足以满足56G封装的需求。测试板配置如图1所示。在六个通道中，四个通道（TX/RX2-5）通过直流耦合连接进行回环，一个通道（TX/RX1）通过交流耦合连接回环，一个通道（TX/RX0）通过SMK连接器和电缆直接连接到示波器。测量的PCB走线和封装走线约为94Ω，在93Ω+/-10%的制造公差范围内。
2026-05-14 11:19:44
680
原创 SERDES接口发射机的EMI相关共模噪声分析
共模噪声随输入信号摆幅的增加趋势与上一节的分析一致，即更大的信号摆幅导致晶体管负载阻抗的更大变化，这直接不平衡了数据瞬态期间的充电/放电边缘，并最终产生更大的共模噪声。而对比图4和图5的差模频谱，双倍奈奎斯特频率处的差模音调由失配的无源链路产生，这意味着当信号源存在非线性失真时，失配的无源链路会导致共模到差模的转换。此外，根据图6右侧的仿真结果，当晶体管理想开关时，充电和放电回路的时间常数相等，下降沿和上升沿完全对称，因此不会产生共模噪声。基本上，在CML驱动器中，晶体管用作开关，以控制电流流过差分支路。
2026-05-12 11:19:19
375
原创 带SSN影响因素的DDR4接口SIPI分析
到目前为止，讨论了DDR4统计分析面临的挑战，并提出了一种新的实用解决方案——通过补偿特定BER下的眼图高度和宽度值，并使用提取的模板修正因子修改DQ接收器一致性模板，来应对这些挑战。由于即使对于更多的数据线，模板修正因子的提取也足够简单，因此更倾向于按照实际内存架构，在所有64条DQ线启用且具有不同比特图案的情况下提取模板修正因子，而不是推导一些可扩展性公式。模板修正因子的提取过程相对简单快捷，但仍能提供合理的精度，同时克服了统计仿真方法在处理SSN诱导的时变Delta-I噪声方面的局限性。
2026-05-10 10:30:34
382
原创 先进封装堆叠芯粒的功耗、性能、面积（PPA）及电源/信号完整性探究
1 引言将高度复杂的系统划分为“芯粒”是当前及未来提高系统良率和功能的一种极具前景的方法。这些芯粒是尺寸相对较小且可独立制造的集成电路（IC），通过集成构成完整系统，具有设计灵活性高、效率高的特点。芯粒的集成主要通过两种配置实现：1）2.5D中介层；2）3D堆叠。2.5D集成方法因其能够在单一中介层基板上集成多个现成芯粒或实现不同技术节点的IP复用（异质集成）而受到广泛青睐。在这种方法中，芯粒如图1（a）所示并排放置在中介层表面，通过重分布层（RDL）实现连接——RDL是无源中介层基板上的金属层，可实现芯粒
2026-05-08 11:20:36
695
原创 数字Core内相邻时钟切换引发的电源噪声对时序的影响
与全局噪声不同，局部噪声持续时间短，其相位是影响受害电路延迟的重要因素，因此基于抖动频谱的传统PSIJ建模方法不再适用，因为抖动灵敏度依赖于局部噪声的初始相位。如果受害时钟缓冲器的输出因相邻时钟缓冲器的电压降而变慢，下一个时钟缓冲器的输出也会变慢，且延迟的增加会在树的路径上累积。接下来将总结局部噪声和全局噪声的机制差异及其对时序的影响，解释了为何无法应用先前的建模方法，展示了相邻时钟缓冲器切换引发的动态电压降如何产生以及如何降低数字核心逻辑的时序裕量，并通过仿真和测量对该时序影响进行了表征。
2026-05-06 11:19:39
240
原创 高速信号铜粗糙度影响与复介电常数的分解分析
在这种情况下，图36中的绿色轨迹（14GHz时为-18.41dB）不考虑粗糙度效应并使用无极模型，与未正确去嵌入的测量轨迹（红色，14GHz时为-24.65dB）进行比较。然后，将三维求解器生成的S参数与EBBE生成的S参数进行比较——EBBE生成的S参数采用了中损耗材料的科尔-科尔拟合，以及从同一条35厘米长的带状线走线中提取的导体损耗。图35显示了高损耗材料的40厘米走线在两种情况下的插入损耗差异：一种是在室温下使用无极模型（IPM），另一种是在85°C下使用科尔-科尔模型（C-C）。
2026-04-29 11:19:37
588
原创 高速PCB走线设计：表面粗糙度模型的探究
色散项的两个参数（tanδₛ 和 fₛ）的含义如图4所示。每个频域图包含5条曲线，分别对应：1）测量值、2）标称几何结构的行为学模型、3）截面几何结构的行为学模型、4）带粗糙度的ADS模型、5）无粗糙度的ADS模型。注：与单端模型类似，差分模型需要输入线宽（Width）、线间距（TraceSeparation）、导体厚度（ConductorThickness）、基板高度（SubstrateHeight）、线长（Length）、体电介质DK和DF（BulkDF和BulkDK）以及粗糙度幅度（Rrms）；
2026-04-27 11:21:03
361
原创 (LP)DDRn IO不同端接方案和DBI功能对其电源完整性影响的分析
计算性能需求在过去几十年呈指数增长。图1展示了计算性能各个方面的趋势，包括逻辑核心数量、工作频率、功耗、以SPECint衡量的系统性能以及处理器中的晶体管数量。随着性能需求的持续增长，为了满足需求，晶体管数量和频率都在增加。然而，典型功耗（用红点表示）保持在相对恒定的水平。【知识星球已上传Designcon2026 Paper】【芯片SIPI设计星球】
2026-04-25 10:02:09
288
原创 PCIe Gen4 Lane Margining功能及其对SI应用分析
PCIe Gen4工作在16GT/s速率下，目标是在奈奎斯特频率下实现28+dB的信道插入损耗，且无需借助任何前向纠错（FEC）技术，这与其他面向存储和网络应用的当代标准不同。考虑到系统调试过程中可能面临的挑战，PCIe标准中引入了Lane Margining（lane裕量）功能，允许下游端口（主机）访问所连接上游端口（设备）SerDes/重定时器的内部垂直和水平眼图裕量。【知识星球内已更新DesignCon2026 Paper】芯片SIPI设计星球。
2026-04-23 11:19:07
354
原创 芯片封装Buildup层压设计中高密度高速SerDes SI设计方法
有趣的是，观察图7中的散射参数（S-parameters）曲线可以发现，bump下方设置PTH的案例（案例a）比另外两种结构具有更优的回波损耗。已针对差分对的三种PTH过孔结构展开分析，并将PTH过孔置于BGA顶部的布线结构是最佳设计方案，这意味着所有SerDes布线必须在核心层上方的buildup层中进行。然而，随着SerDes数量的增加、buildup层数量的限制以及规定的串扰（X-talk）指标要求，无法将所有Serdes差分对都布设在核心层上方的buildup层中。
2026-04-21 11:19:17
251
原创 消费级SOC晶圆级封装的电源与信号完整性分析
在电源完整性分析中，设计了用于移动AP GPU的FoWLP PDN，对比了不同扇出材料的FoWLP PDN的阻抗特性；图12展示了用于表征贯穿FoWLP过孔插入损耗的设计结构，如第二节所述，采用顶部直径为100um的锥形贯穿过孔，过孔之间的间距设置为500um（与内存封装的球间距相等），通过仿真该结构对比TGV和TMV的插入损耗。为仿真和分析分层PDN的PI，需要各组件的PDN模型（芯片、封装、系统板和合适的去耦电容模型），还需要GPU的信号模型以定义目标阻抗和估计芯片PDN中的噪声水平。
2026-04-18 11:02:48
360
原创 FCBGA芯片封装中的高密度高速SerDes信号完整性设计研究
观察到有趣的结果：若采用适当的传输线设计，PTH置于凸点焊盘下方的情况a表现更优。该结论为封装设计提供指导：在高速设计中，将差分对布设在核心层下方的积层中是良好选择，同时需关注串扰对通道性能的影响，这意味着对于特定应用可减少积层层数并降低封装成本。观察图7中的S参数曲线可发现有趣的结果：显然，PTH位于凸点下方的结构比其他两种PTH结构具有更好的回波损耗。通常，由于高密度凸点间距（可小至180μm）和核心层PTH间距（至少350μm）的限制，高速差分信号布设在核心层正面的积层中（核心层上方）。
2026-04-16 11:18:36
564
原创 56+Gbps SerDes高速接口应用的信号完整性设计解析
考虑到测量setup中差模对信号线沿线的相位不平衡高度敏感，这种偏差会导致差模到共模的转换，因此差模setup中测量的TRP不再是纯差模，导致测量的TRP大于纯差模激励下的仿真TRP。计入偏差后，图13中显示的新仿真TRP高于之前的情况，因此与测量的TRP实现了更合理的一致性，差模的测量与仿真相关性也达到了约3-5 dB。只要将偏差反映到仿真模型中，就能与测量的TRP实现良好的相关性，图12中无偏差的仿真TRP（蓝色实线）可用于预测纯差模激励下的测量TRP。TRP的仿真模型和测试载体将在后续详细说明。
2026-04-14 11:20:05
582
原创 PCB板材Glass weave skew对信号质量的影响
由于假设纬纱之间的间距是一致的，如果知道第一对差分对相对于玻璃编织束的位置，就可以计算出第二对差分对的位置。因此，玻璃编织的制造差异不断增加。我们开展这项工作的主要动机是针对差分走线，提出一种可在电路板上使用的测量技术/方法，只需最少数量的走线，即可找出PCB上特定结构的最坏情况偏斜（ps/英寸）。在高速SerDes I/O技术飞速发展的今天，以太网速度不断突破，向太比特以太网迈进，但高速多电平信号在PCB上传输时面临诸多瓶颈，其中玻璃编织偏斜对信号质量的直接影响，成为制约高性能系统设计的关键问题。
2026-04-11 11:21:03
623
原创 芯片SIPI系列视频培训课程（PI&LPDDR4&LPDD5&HSPICE）
加入可以阅读所有公众号已发文章（包括收费文章）；LPDDR5 SIPI端到端设计培训课。芯片电源完整性设计》，售价1299元。芯片SIPI Spice仿真设计方法。LPDDR4 SIPI端到端设计培训。【芯片SIPI设计星球】5 公众号同名知识星球。
2026-04-09 11:19:37
80
原创 DDR接口Write/Read burst转换期间的信号完整性分析
但随着（LP）DDR4等高速内存的普及，这种传统方式的合理性受到了挑战——操作转换间的信号完整性（SI）影响愈发显著，亟需更完善的仿真方法和建模思路。并行DDR总线及其变体（如LPDDR总线）已存在很长时间，它包含一条双向数据总线，一端是控制器，另一端是一个或多个DRAM分支。因此，需要仿真“转换周期”，以了解当通道上的驱动器和接收器互换时会发生什么，以及开启或关闭片上终端（ODT）的时序如何影响波形。使用IBIS模型进行这些仿真是非常理想的，因为与晶体管级SPICE模型相比，它们具有显著的仿真速度优势。
2026-04-09 11:19:37
49
原创 高速SerDes链路SI设计方法分析
当今最高串行带宽系统的信号完整性（SI）工程师面临着诸多挑战，例如实现>30 Gb/s的非归零码（NRZ）和28 Gb/s的脉冲幅度调制（PAM）-4链路。此外，由于对数字带宽的巨大需求，每个系统的链路数量持续增长，这进而增加了印刷电路板（PCB）的布线拥塞和串扰。为了应对这些趋势，通过首先广泛了解串行器/解串器（SerDes）在各种潜在通道配置下的能力，来实现必要的设计目标具有显著优势。实现设计目标是一项多方面的工作。最重要的是，设计后的SerDes链路要在目标数据速率下工作，该速率通常是SerDes电路
2026-04-07 11:19:27
674
原创 高速电路板走线中趋肤效应的产生机理分析
理想情况下，单位长度电阻曲线在低频下应保持相对恒定，随着频率的增加，当趋肤效应显著时，电阻与频率的平方根成正比，如图22所示。然而，在典型的电路板走线中，当频率高于约10MHz时，导体表面附近的电流密度会随频率增加而增大，而导体内部的电流密度则会减小。如图24所示，对于较长的1.3in线路，在150MHz以上，谐振行为开始在解释的单位长度电阻中产生大于3%的伪影。如图14所示，虽然带有蚀刻回退项的模型预测值与测量值的差值小于3%，但没有蚀刻回退项的预测值与测量值的电阻差值高达20%。
2026-04-02 11:20:52
590
原创 高速无源信道的系统级仿真
与BGA分割平面类似，该模型遗漏了端口1和端口3之间的部分耦合，导致完整模型与级联模型在约16 GHz的陷波频率处存在约8 dB的差异，但与BGA中间参考平面的情况不同，该案例在低频段未观察到纹波。完整模型如图3所示。走线穿过封装中部，向下穿过3层金属层和4层介质层到达BGA，再穿过PCB的13层金属层和14层介质层，最终在PCB上的下波导端口中部以带状线差分对形式引出。在案例C的研究中，将完整模型分割为封装模型和PCB模型所使用的金属层从0.65密耳加厚至1.3密耳，以方便仿真中端口激励的离散化。
2026-03-31 11:20:29
582
原创 PCIE5.0 高速PCB的叠层与物理设计
收集并对比了87种主流PCB材料的数据，包括40种中损耗材料、18种低损耗材料和29种超低损耗材料，并应用上述三个叠层因素，搭配3/6mil、4/5mil、5/6mil和6/6mil的芯层/半固化片组合。从5/6mil芯层/半固化片改为6/6mil芯层（14mil间距）时，损耗可进一步改善。具体而言，对于表2中采用3/6mil芯层/半固化片、满足超低损耗标准（0.96 dB/in）的材料，若采用5/6mil芯层/半固化片和13mil间距，可支持长达12.6in的布线长度，以适应更大尺寸的系统互连；
2026-03-29 10:29:36
664
原创 PCB过孔残桩长度对高速信号阻抗影响分析
焊盘对阻抗有很大影响，为了评估是否需要更短的残桩，应考虑焊盘的不连续性仍将影响阻抗。在长短过孔的TDR图中可以看到，4mil的残桩长度几乎与0mil的残桩长度相当。在较长的过孔中，信号传播时间更长，因此与短过孔相比，残桩阻抗不连续性在时间上发生了偏移。图3显示了短过孔的差分反射和长过孔的反射。总的来说，焊盘和残桩都会导致阻抗不连续性，即使残桩非常小，焊盘的影响仍然显著。可以证明，虽然减少过孔残桩可以改善过孔阻抗，但过孔焊盘具有相当的影响，除非焊盘得到进一步优化，否则非常短的残桩不会带来改善。
2026-03-27 11:20:14
461
原创 PCB过孔 Stub 位置对高速串行链路的SI性能影响
图 4 进一步验证了这一观点，将 4 个 20mil过孔 stub 与 3 个分别为 10mil、20mil和 30mil的过孔 stub 进行对比，结果显示即使其中包含一个长过孔 stub，3 个过孔 stub 的方案仍优于 4 个过孔 stub 的方案。当 2 个过孔 stub 长度为 53mil，其余 3 个过孔 stub 长度为 15mil时（具体参数如表 3 所示），结果表明：在 16Gbps 速率下，特定的过孔组合可容忍 2 个 53mil的长 stub，且不会导致眼高（EH）下降；
2026-03-25 11:20:40
373
原创 芯片内置低压差稳压器引发的PDN噪声分析
实际上，芯片内置LDO在高速输出缓冲器工作时，会显著诱导PDN噪声，且该噪声的特性与输出缓冲器的速度、输入序列密切相关。在高速芯片设计中，电源分配网络（PDN）噪声是制约性能的关键因素，尤其是芯片内置低压差稳压器（LDO）在高速输出缓冲器工作时，极易引发PDN噪声，影响数据传输的稳定性与可靠性。接下将重点分析芯片内置LDO在高速输出缓冲器工作时诱导的芯片内PDN噪声，探究负载电流、反馈环路噪声、片外电源噪声等因素的影响，并给出针对性的噪声抑制设计指导。扫码加入知识星球获取更多。
2026-03-23 11:20:51
269
原创 高速模拟接口时钟抖动的优化设计
这些系统中抖动的主要来源之一是电源噪声。随着数据速率向更高频率扩展，电源噪声引起的可接受抖动不断减小。通过将电源噪声预算与接口数据速率成反比缩放，可以实现更小的抖动预算。假设电路对电源噪声的敏感性几乎恒定，这种缩放可确保电源噪声引起的抖动在任何数据速率下均占用恒定的单位间隔（UI）比例。然而，对于多千兆位I/O系统，单纯缩放电源噪声预算并不实际。因此，必须更深入地理解系统中的抖动生成机制。电源噪声会导致控制接口内部时序的电路产生时序变化。许多电路对特定频率范围的电源噪声更敏感。
2026-03-20 11:20:35
239
原创 基于硅片集成扇出技术的封装设计高速信号串扰抑制设计方法
硅片集成扇出技术（SWIFT®）设计是一种面向应用处理器（AP）的先进扇出型晶圆级封装（FOWLP）方法，具有外形尺寸小、图形密度高和三维堆叠的特点——通常将内存（顶部封装）堆叠在AP（底部封装）之上。FOWLP在封装体积和厚度两方面均具有实现显著小型化的巨大潜力。其主要优势包括无基板封装、热阻低以及射频（RF）性能优异，这得益于采用薄膜金属化实现的短互连（而非引线键合或倒装芯片bump），从而产生低寄生效应。在堆叠封装（PoP）中，传统层压有机基板已达到设计密度极限，而SWIFT封装可对其进行替代。FOW
2026-03-18 11:20:34
401
原创 以太网信号的电路建模及其在电磁兼容性与信号完整性分析中的应用
然而，对比时域仿真图可知，随着采样频率增加，信号上升和下降时间为4ns的假设逐渐不成立：实际上，频率越高，上升和下降时间越短。事实上，选择频谱最接近实测信号的信号，允许在仿真中使用最接近标准所要求信号谐波含量的信号。然而，将这些已定义的信号转换到不同的仿真环境（例如专门用于分析和解决电磁兼容性问题的电磁仿真软件）中，需要一个额外步骤，而通过在该软件中直接实现解决方案可轻松克服此问题。然而，在实际应用中，编码器输出端会连接负载（例如以太网电缆），因此波形会进一步滤波，从而失去前文所述的重要的上升和下降特性。
2026-03-16 11:21:03
340
原创 基于DTC设计的2.5D CoWoS封装电源完整性优化
2.5D CoWoS（晶圆级芯片尺寸封装，Chip on Wafer on Substrate）封装（如图1所示）因其高密度互连能力，已成为业界公认的主流解决方案。然而，由于采用了硅中介层，其重新布线层（RDL，Redistribution Layer）走线和硅通孔（TSV，Through Silicon Via）的寄生参数会增加电源分配网络（PDN）的阻抗，从而带来电源完整性（PI，Power Integrity）风险。性能不佳的电源分配网络会导致功耗增加、工作频率降低，并引发最小电压（Vmin）风险。
2026-03-13 11:20:26
113
原创 56Gbps以太网Socket组件通道信号完整性分析
相反，弹性体Socket因z轴高度更短、32GHz内插入损耗更低，在通道中几乎无感，且COM分数略优于无Socket情况，使其成为50Gbps以上新一代应用的更优选择。本研究采用的同轴弹簧针具有金属外壳和信号针周围的气隙结构，借此可进行阻抗调谐以选择合适的弹簧针Socket。弹簧针的近端串扰仍最高，其次为弹性体与无Socket情况。涵盖封装与板级提取层以及Socket模型，捕捉封装球栅阵列、Socket、印刷电路板焊盘、垂直互联通道与走线布线之间的阻抗不连续性，确保端口平面存在稳定的准横电磁模。
2026-03-11 11:20:40
381
原创 服务器的板对板互连高速PCIe通道信号完整性分析
通道包含主板上的CPU封装与PCB走线、板对板互连部分、子板PCB走线、PCIe连接器，以及GPU卡上的PCB走线、封装和中介层。通过对比插入损耗和32 Gbps眼图，发现尽管线缆型通道总长度更长，但因线缆单位损耗低，其信号完整性优于连接器型。基于组件模型与互连长度，通过级联模型构建图2所示的线缆型与连接器型PCIe通道模型，并包含串扰效应。图5显示，相较于连接器型，线缆型通道眼宽与眼高分别提升6%（1单位间隔）与4.1%（电压摆幅），表明其低损耗带来的增益优势超过连接器副作用。表I PCB走线模型参数。
2026-03-09 11:20:15
274
原创 高速差分信号设计中残余过孔Stub引起的模式转换
对于更高的数据速率，模式转换的最大值出现在较短的过孔残桩不对称性中，并在较高频率下产生影响，其中过孔残桩的谐振频率位于此处。因此，过孔残桩配置中的不对称性是模式转换的主要来源，而不是对称情况下的残桩长度。基于上述公式，计算每个过孔残桩相关的电容允许估计低频下的模式转换幅度，作为与残桩不对称性关联效应的初步近似，假设过孔阻抗值为50Ω。已知几种引入模式转换的机制，例如由不对称配置引起的偏斜和来自IC发射器的不平衡差分信号，这些都会影响链路的电气性能并导致不必要的EMI辐射。不对称过孔残桩引起的模式转换研究。
2026-03-06 11:22:57
399
原创 128 Gbps PCIe 7.0通道中布线区域和过孔残桩的信号完整性考量
在传统的PCIe拓扑设计中，如图1所示，在PCIe 6.0实施中普遍存在，由于密集布线，在奈奎斯特频率处通常表现出过高的NEXT水平，范围从-35到-30 dB。然而，PCIe Gen6从NRZ向PAM4信号处理的转变引入了更低的信噪比和增加的反射，这在以128Gbps PAM4运行的PCIe Gen7中变得更加关键。图4显示了两种情况的阻抗响应。以显著提高的32 GHz奈奎斯特频率和PAM4调制运行的PCIe Gen7的信号完整性对PCB布局施加了严格的设计约束，特别是关于布线阻抗控制。
2026-03-04 11:20:20
367
原创 UCIE/HBM高速信号2-μm-Pitch RDL Interposer信号完整性分析
用作连接安装在 interposer 上的芯片组/芯片的信号线的细间距铜 走线在高性能信号处理中起着关键作用，因为它们必须提供高信号完整性以满足先进I/O接口的规格要求，例如UCIe 1.0（通用芯片组互连快车）。高速信号通过排列在对应于芯片物理I/O接口的两个I/O部分以及它们之间的中间部分的铜 走线传输。I/O部分和中间部分的信号线长度分别设置为2.6mm（1.3mm×2）和4.5mm，因此HBM3和逻辑芯片之间的信号线总长度为7.1mm（图1）。在HBM3中实现信号完整性。芯片SIPI设计星球。
2026-03-02 11:20:40
313
原创 芯片-封装-板级协同动态电源完整性的仿真分析
在同一个封装内集成模拟和数字模块的复杂系统中，旨在将电源电压/电流瞬态波动限制在可接受范围内的电源完整性（PI），以及限制各种电磁（EM）耦合现象引起的噪声干扰的信号完整性（SI），是设计成功的极具挑战性的约束条件。尽管统一的芯片-封装-板级组件设计的单一模型电磁积分分析是最准确的方法，但使用现有的设计工具套件是不可能实现的。在图5（b）和图5（c）中，将频域测量（VNA）和时域测量（TDR/TDT）转换与图5（c）插图中的RF输入和RF输出接入进行比较，验证了所提出的方法。数字DIE由其电流活动表示。
2026-02-27 11:21:07
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原创 光电协同设计提升光互连抖动裕量
为解决此问题，提出一种基于实测光TX上升/下降阶跃响应的LDDJ建模方法，步骤如下：首先，为表征不对称边沿，通过光TX输出的n比特序列波形生成上升/下降阶跃响应（图3(a)）；图8(c)和(d)展示了TX的25-Gb/s和40-Gb/s光学眼图。板上，发射端（TX）与接收端（RX）的电气接口（I/F）（由FPGA构成）通过光链路连接，该链路主要由光TX/RX、光纤连接器和MMF组成。需解决三部分问题：（i）LD非线性及带宽不足引起的码间干扰（ISI），（ii）MMF的色散，（iii）LD的RIN。
2026-02-25 11:21:00
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