鹰飞天下

原创 DDR5高速接口的均衡技术

DDR5 的数据传输速率达到3200Mbps到6400Mbps之间，这样的数据传输速率已经能达到某些串行器/解串器（Serializer/Deserializer，SerDes）信道的速度，这样的数据速率下会出现更严重的信号完整性问题，如反射、信道的高频损耗、码间干扰。而ISI在之前的章节已经介绍过，其产生原因可能是由于不正确的端接造成的信号反射引起的，或是信道中的大容性负载或色散效应引起的，信号中的高频率部分通常低频率部分衰减得更多，导致信道表现出低通滤波器的特性。最后形成的是双输入，单输出的DFE。

原创 《使用Hspice进行电源完整性和信号完整性设计》视频培训课程

PCIe 3.0信号完整性仿真网表。HSPICE的主要功能与应用场景。第二部分：电源完整性（PI）仿真。第三部分：信号完整性（SI）仿真。LPDDR4信号完整性仿真网表。DC分析、AC分析、瞬态分析。HSPICE PI设计语法。HSPICE PI仿真网表。HSPICE SI设计语法。Stateye眼图分析方法。HSPICE SI仿真网表。第一部分：HSPICE基础。HSPICE电路分析类型。HSPICE输入输出文件。IBIS模型调用与设置。S参数模型调用与设置。

原创 GPU-HBM堆叠设计的电源完整性考虑

如图1所示，所提出的ESC堆叠GPU-HBM模块架构的核心是将L2缓存组成的ESC堆叠于GPU之上。为实现该架构，需对GPU进行背面研磨，使ESC堆叠GPU的高度与HBM一致（符合JEDEC规范规定的720um）。GPU和ESC的总面积相同。为提升片上缓存容量，已有多种新架构被提出，包括使用静态随机存取存储器（SRAM）作为主存的加速器及配备堆叠L3缓存的中央处理器（CPU）。一种ESC堆叠GPU-HBM模块架构是通过将基于SRAM的L2缓存堆叠于GPU之上（如图1所示），利用更短的片上互连减少数据移动。

原创 《芯片电源完整性设计》视频培训课程

阻抗曲线设计、电容组合设计、低环路电感设计、平面谐振设计、电源时域噪声设计、负载行为设计等高低频噪声控制方法。阐述芯片电源完整性设计的核心目标，包括控制电源噪声、提供稳定电压、实时响应负载变化等。分析温度对芯片性能、压降及可靠性的影响，以及门控时钟对电源完整性的挑战。探讨电源噪声对芯片性能、系统稳定性、电磁兼容性及可靠性的影响。讲解芯片电源功耗的组成，包括动态功耗、静态功耗等，并探讨。的多电压域、精确电压和电流控制、电源岛等特性。仿真中的应用，包括网表结构、仿真设置参数等。分析芯片电源噪声的组成，包括。

原创 结合当前存储协议聊一聊高速存储接口的过去、现在与未来

支撑当前架构的关键技术包括非匹配时钟架构、用于反射主导的命令/地址（C/A）接口的片内终端（ODT）、支持更高速度的新型信道拓扑，以及用于放宽时序要求的多相时钟。相反，在基于模块的系统应用中，DRAM运行速度为是数据总线上模块数量的函数，这意味着与每个通道的多个双列内存模块（dimm）相关的显著操作速度限制，如图2所示。显然，我们正站在新一代DRAM的转折点，有效带宽将成为跨越的关键，其基础在于DRAM架构优化、高效的组管理、C/A带宽提升、信道环境改善与更精细的功耗管理。WCK频率为CK的两倍。

原创 HBM和Logic芯片间互连线的信号完整性评估方法

典型的SI分析包含两个步骤：第一步是通过三维全波仿真（S参数）对具有不同尺寸和材料参数的互连模型进行多次仿真；第二步将仿真得到的S参数导入电路仿真器进行眼图仿真及分析。第一步生成频域S参数，并提取插入损耗（IL）和远端串扰（FEXT）等指标。然而，S参数分析存在模糊性，且无法为逻辑间/HBM互连（通常工作在无终端条件下）的设计提供有效指导。以下通过一个示例说明这一问题。

原创 高密度系统级封装中的信号与电源完整性挑战

在摩尔定律的鼎盛时期，集成电路（IC）的尺寸大约每两年缩小一倍，催生了将完整模块化系统集成到单一IC的片上系统（SoC）。MCM的创新主要由航空航天需求驱动，其将分立元件集成到陶瓷（MCM-C）、薄膜（MCM-D）或层压（MCM-L）基板上。基于此理念的创新催生了系统级封装（SiP）和系统级封装（SoP）等先进封装技术，为解决“摩尔压力”提供了可行方案。传统封装技术（如MCM和SoC）主要采用二维（2D）集成方式，而SiP和SoP通过三维（3D）堆叠进一步提升了集成度。表1对比了主要先进封装技术的优缺点。

原创 HBM（高带宽内存）DRAM技术与架构

HBM3的目标是大幅提升内存密度、带宽和能效，包括将核心晶片密度从8Gb翻倍至16Gb、支持4/8/12/16层堆叠、采用0.4VVDDQL以降低I/O功耗，以及实现比HBM2翻倍的峰值带宽。HBM的基础逻辑晶片（图2（b））由PHY（物理接口）、TSV、DFT（可测试性设计）逻辑和直接访问（DA）端口组成。HBM的KGSD结构引入了许多测试挑战。晶圆级测试中，核心DRAM晶片沿用传统测试流程（晶圆级老化测试、冷热测试、修复），基础晶片测试涵盖IEEE1500测试、扫描测试和高速PHY测试。

原创 在CoWoS平台上采用DTC电容器的Logic-HBM2E电源完整性设计

CoWoS上的系统需具备优异的电源性能，以降低逻辑核心区域的功耗和HBM物理层的SSN。SD电容通常附着在封装基板底部以靠近器件，但电源路径仍需通过基板和中介层，导致较大的等效串联电感（ESL）、更严重的电压跌落和SSN。为解决这一问题，CoWoS硅中介层中集成了电容密度为17 nF/²的金属-绝缘体-金属（MIM）电容器，但其密度仍不足以支持高效能高速计算系统。因此，基于硅中介层技术的CoWoS技术应运而生，通过出色的细间距和高集成能力满足大量I/O数量的需求。

原创 CoWoS Silicon Interposer信号/电源完整性的考虑

最坏情况下（S2与S3之间），电容耦合系数KC=0.0389（原方案为0.2433，降低84%），电感耦合系数KL=0.0514（原方案为0.2706，降低81%）。基于前文电源设计图(a)原始方案，在ADS中构建封装电源系统电路，包含1.1V理想电源、传输线系统（六条信号线与四层电源线L1-L4并联）、四元件模型（R0=0.17mΩ，Lout=4nH，Rflat=1.54mΩ，Lslew=0.92nH）及SoC端0.13pF片上电容。原始方案中，即使采用优化线宽/间距，开关噪声仍使眼图闭合（图(a)）。

原创 高功耗HPC/AI芯片电源完整性设计方法

图6显示，在300W测试 Case （电流瞬变100A/ns）中，相较于无MIM参考 Case ，2层MIM、3层MIM及ISC的电压跌落分别改善至x0.46、x0.36与x0.21。关键参数（片上电容、封装去耦电容器数量与布局、封装焊球数量、板级PDN特性）从物理布局中提取：片上电容基于IP区域，板级电感通过路径长度、过孔直径与间距估算，封装去耦电容器参数（ESR、ESL、电容值）则来自厂商器件库。作为片上解决方案，2/3层MIM（20/40nF/mm²）与ISC（300nF/mm²）展现出显著优势。

原创 高带宽存储器（HBM）的现状与未来挑战

此外，HBM在推动高性能计算（HPC）方面具有巨大潜力，并已成为AI/ML及其他高性能计算工作负载的首选存储解决方案，可在紧凑的高容量安装空间中提供无与伦比的存储带宽。HBM3提供8层堆叠（8H）的16GB容量和12层堆叠（12H）的24GB配置，而HBM3E在8层堆叠中即可实现24GB容量。随着数字化转型和超大规模人工智能（AI）模型的兴起，海量数据集的生成显著增加，导致对快速计算的需求不断增长。此外，因速度和容量提升引发的发热问题，以及在受限结构中增加容量的必要性，也成为新的挑战。

原创 FO-SIP/POP&Si/RDL-interposer封装设计电/热性能对比

TSV需精确建模以捕捉通道电感效应，TSV被损耗性氧化Si包裹，因此Si interposer的信号损耗主要由TSV主导，与含TSV的Si interposer相比，RDL interposer的插入损耗略优（最大0.3dB），如图4和图5所示。图20展示了RDL interposer结构，图21为一个实际设计的叠层及设计，其导体厚度（3μm）远高于Si interposer（0.9μm），相同线宽/间距下直流电阻更低，插入损耗更优（图22，图23）。图9对比了两者的电气性能（眼图张开度）。

原创 HDMI接口封装BGA不理想地引起的谐振及优化

在单模激励4.93GHz下观察电磁场密度时，DN端口BGA侧的接地通孔（GND via）处回流电流密度极高，如图4所示。接地通孔作为回流路径，通过参考地平面完成从引线键合（芯片侧）到BGA侧的DP和DN端口的回路。由于接地通孔物理上更靠近DN端口，导致DP端口的接地电感较高，这是共振的根本原因。在Port-3（DP通道）附近增加了一个接地通孔，称为“额外接地通孔”（Extra GND via），如图8所示。修改后，DP端口的正极节点位于BGA侧的DP端，负极节点位于额外接地通孔处（图11）。

原创 Chiplet技术挑战及优势

随着工艺升级，芯片性能与功耗优化的性价比逐渐降低。学术界与产业界普遍认为“后摩尔时代”即将到来，这意味着长期研究需围绕“MoreMoore”技术展开，并在设计、器件架构、封装工艺甚至后CMOS新型器件等全产业链环节持续创新，以维持性能、功耗、面积与成本（PPAC）的平衡。2017年，DARPA在“电子复兴计划”中提出“CHIPS计划”，联合洛克希德·马丁、英特尔、Cadence等企业与学术机构，致力于开发集成不同功能Die的技术框架，通过中介层（Interposer）实现低成本、高灵活性的片上系统集成。

原创 HDMI接口电路布局的抗辐射噪声干扰设计

若在产品设计阶段未充分考虑制造工艺，可能导致不可预见的问题，例如电磁干扰引发的功能异常，甚至产品崩溃或烧毁。以HDMI电磁干扰测试为例，产品在设计阶段可能通过标准，但在量产时无法满足客户要求的-6 dB限值（见图1）。由于测试误差范围通常为-1 dB至-3 dB，客户为确保出货安全，常将验证限值设为-6 dB，但实际测量结果可能相差高达9 dB。目前，现有国际电工协会（IEC）标准要求信号不失真且噪声达标，但实际生产中常出现设计阶段符合标准、量产时却无法满足要求的情况，导致产线停滞甚至产品重新设计。

原创 HBM2电源PDN设计及PSIJ仿真

模型中包含一个代表3328条并行信号通道的“超级通道”，该通道由相同数量的并行驱动器晶体管模型（超级驱动器）驱动，并加载相同数量的接收器模型（超级接收器）。高带宽存储器（HBM）是一种新型内存技术，它通过垂直堆叠的内存裸片（由“硅通孔（TSV）”互连），并通过硅中介层上的超细宽并行总线与CPU或GPU通信。将信号单元的版图后晶体管模型置于含噪声的电源环境中，可仿真时钟缓冲分配和IO焊盘上的电源引起的抖动（PSIJ）。高切换电流需要稳健的PDN来抑制同步开关噪声的影响，并需通过精确的PDN建模辅助设计决策。

原创 PCB材料的粗糙度参数对HDMI接口性能的影响

其中，αc为导体损耗引起的衰减常数，αd为介质损耗引起的衰减常数。其中，λ为传输信号波长，εr为相对介电常数，tanδ为损耗角正切。特别是，当布线表面粗糙度幅度较大时，趋肤效应导致的电阻性损耗对传输损耗的影响更为显著。在智能手机设计中，由于元件安装位置和外部连接器位置的限制，必须验证布线表面粗糙度幅度及长度对传输损耗的影响。在高速信号传输中，主要障碍是信号衰减及由此导致的误码率增加，因此需努力减少布线的传输损耗。传输损耗可分为由金属布线的电阻引起的损耗和由趋肤效应引起的电阻性损耗。

原创 《使用Hspice进行电源完整性和信号完整性设计》课程上线，欢迎了解学习

各位朋友，大家好，《使用Hspice进行电源完整性和信号完整性设计》视频培训课程上线啦，限时优惠，欢迎大家了解学习。PCIe 3.0信号完整性仿真网表。HSPICE的主要功能与应用场景。第二部分：电源完整性（PI）仿真。第三部分：信号完整性（SI）仿真。LPDDR4信号完整性仿真网表。DC分析、AC分析、瞬态分析。HSPICE PI设计语法。HSPICE PI仿真网表。HSPICE SI设计语法。Stateye眼图分析方法。HSPICE SI仿真网表。第一部分：HSPICE基础。HSPICE电路分析类型。

原创 高速差分信号走线与电缆失配引发的电磁干扰辐射

差分接收器（仅关注两信号间的电压差）确实能抑制由外部噪声源和串扰引起的共模信号（同时同相存在于两信号线上的信号）。然而，电缆对间时延偏差导致的共模电压可能比该限值高60 dB（1000倍），这意味着电缆需具备至少60 dB的屏蔽效能以满足辐射发射要求。由此预测的电缆共模信号幅值可用于推动信号规范和设计中更严格的时延偏差限制，并为确定满足EMI/EMC测试所需的电缆屏蔽性能提供依据。对图10中信号的精确测量显示，时延偏差为60至80pS（取决于具体上升/下降组合），上升/下降时间差异为94至140pS。

原创 LPDDR5 CA拓扑及阻抗配置设计

结合封装厂和PCB板厂的常规加工能力，则在工程实现上采用：Drive阻抗为34Ohm，SOC封装的阻抗为40Ohm±10％，PCB主干的阻抗30Ohm±15％，PCB分支的阻抗是60Ohm±10％，颗粒封装的阻抗多为40Ohm±10％，4个DRAM的ODT设置需在等效40~60Ohm区间进行sweep，结合眼图结果选取。同时由于此拓扑需要阻抗比例关系，所以对阻抗敏感度更高（例如存在35Ohm的PCB主阻抗干和55Ohm的PCB分支阻抗的可能性），在仿真中除芯片的Corner外，也考虑加工误差带来的影响。

原创 HDMI高速接口EMI问题改版建议

高清晰度多媒体接口（HDMI）已成为当今数字消费电子产品的标配功能。HDMI接口能够以超过5 Gbps的速率高精度、高可靠性地传输大容量数据。随着互连数据速率的不断提升，其I/O时钟在高驱动强度下产生的辐射发射对电磁干扰（EMI）合规性提出了挑战。而对于这么高的速率接口在实际使用之中，它的EMI问题的出现往往会造成系统问题。这篇文章选择某PCB上观察到的HDMI相关EMI问题，以及最终提...

原创 LPDDR5x电源使用Si电容对PI和PSIJ影响分析

SoC可能包含许多高速接口，其中LPDDR5X目前因为高带宽、低功耗、大容量等性能优势开始逐渐在AI计算、5G通信、视频处理等领域开始使用。LPDDR5X目前的速率高达8.533 GT/s，以及多个为这些接口供电的IO电压轨，而这些IO轨的PDN需要提供低阻抗，同时最小化在PCB上占用的资源，如封装焊球和PCB电源填充。需要为IO信号设计低阻抗的PDN，对于涉及在电源网络上提供的去耦电容需要严格设...

原创 一种HDMI接口走线中的寄生负载电容的优化方法

在高速信道设计中，保持信号传播路径上的阻抗恒定是实现良好信号完整性的关键。然而，高速接口常常面临各种组件的困扰，这些组件可能显著扰乱信号走线的阻抗。这些因素包括芯片焊盘、静电放电（ESD）保护装置以及连接器，它们通常表现为信道上的电容负载。而这些容性负载可以通过一个小电感来进行消除，产生小电感的方法可以是在信号的走线路径上走一段细的传输线，增加电感，从而来减小或消除这些负载小电容的影响，如下图所示...

原创 芯片封装信号Sloderball存在跨分割设计时xtalk的影响

以每秒数千兆位运行的SerDes信号容易受到串扰的影响，这是由于产生了更多的高频能量，并沿着包括片上电路、封装和电路板的信道传播。为了减轻串扰，基于电磁波传播理论的耦合机制的理解非常重要，一旦很好地感知到串扰机制，就可以找到串扰问题的解决方案。耦合路径很可能涉及板、封装、插入器和片上组件，可以设计为减轻攻击者和受害者之间的耦合。一般来说，增加距离或添加隔离（如通孔或bump）是抑制串...

原创 深入了解LPDDR5的物理结构

本文来自https://www.systemverilog.io/网站上的关于LPDDR5的一篇文章，详细探讨了LPDDR5内存的物理结构，从基础开始逐步深入，收获颇多，分享给大家（翻译水平有限，大家包涵！）。这些内容协议上面也有，但往往只是跳过这些，但通过这篇文章我们可以清晰理解与LPDDR5内存物理结构相关的关键术语，包括：1）LPDDR5接口：命令总线（CA）、数据总线（DQ/DQS）、片选...

原创 SOC芯片翻转率设计对电源完整性的影响

芯片电源完整性在设计的时候有一个比较关键的输入件，就是芯片IP的功耗波形，而对PI设计比较重要的是IP的行为，IP的行为是体现在功耗波形里面的，功耗波形是通过前端的向量文件来生成，也就是说IP行为是在一个向量文件中的，也就是常说的VCD向量，下面就来讲讲这个VCD向量及对电源完整性设计的影响。VCD(Value Change Dump)格式是IEEE 1364标准的一部分，它是由Veri...

原创 LPDDR5 Non-target ODT特性及信号完整性仿真

DRAM 非目标片上终端（NT ODT）是 LPDDR5 引入的一项新功能，旨在改善双列（dual-rank）配置下 DQ 总线信号（DQ、DMI、RDQS）的信号完整性。在此配置中，控制器到 LPDDR5 的 DQ/DMI/DQS 信号为点对两点连接。在读取（READ）或写入（WRITE）操作期间，非目标 DRAM 设备的信号反射会产生噪声并劣化接收端波形。启用非目标 DRAM 设备的终端可减少...

原创 PCIE接口速率演进背后的秘密：为什么从5Gbps跳跃到8Gbps？

最近在研究PCIE的协议，发现一个有意思的问题，前两代PCIE演进速率是2.5Gbps到5Gbps，看上去是2.5X的速率上升的，而到PCIE3.0往后，变成了8Gbps到16Gbps，变成了8x的速率演进，这是为什么呢？然后就将4.0以前的基本情况对比了一下，如下：1.‌PCIe 1.0（2.5 GT/s）‌o‌技术起点‌：早期采用8b/10b编码（20%开销），有效带宽为2.5Gbps ×...

原创 Power/Ground平面转移阻抗特性

理解电源分配网络（PDN）的阻抗特性对电源完整性设计至关重要，这一篇文章我们来看看PDN阻抗的一个隐藏的参数，转移阻抗。根据端口的数量，阻抗矩阵包含自阻抗（对角元素）和转移阻抗（非对角元素）。自阻抗定义为端口电流与其自身电压的比值（其他端口开路）：移阻抗则定义为端口j注入电流时，端口i的电压响应（其他端口开路）：典型的PDN由去耦电容、缝合过孔和平面对腔体组成。通过分析自阻抗或转移阻抗的频域特性，...

原创 考虑SSO噪声的电源PDN目标阻抗设计

本公众号之前介绍了很多设计PDN目标阻抗的方法（芯片电源PDN目标阻抗建立方法-全带宽混合方式设计，一个从设立PDN目标阻抗到PDN优化到电源噪声评估的PI设计方法，芯片电源PDN目标阻抗设立方法-最大电流建立方法），但基本上都是从电源本身出发考虑，而对于高速接口的电源PDN设计还比较少，特别是存储类接口的电源（从DDR SOC PHY电流构建到建立目标阻抗的DDR电源PDN设计的方法），随着速率...

原创 针对Chiplet芯片的信号和电源完整性设计的一些思考

Chiplet是一种将多个小芯片（die）通过先进封装技术集成在一起的架构，比如Intel的EMIB或者台积电的CoWoS。这种设计可以提高良率、降低成本，并允许异构集成。不过，这也带来了电源和信号完整性方面的挑战。首先，电源完整性（PI）。在传统的单芯片设计中，电源分布网络（PDN）设计已经比较复杂了，但Chiplet中多个小芯片集成在一个封装里，可能使用不同的工艺节点，每个小芯片的功耗和电压需...

原创 PMIC电源噪声对SOC芯片电源完整性的影响

PMU是电源管理单元，负责给SOC供电，调节电压和电流，确保各个模块正常工作。而电源完整性是确保电源分配网络（PDN）能够提供稳定、干净的电压和电流，避免噪声干扰SOC的正常运行。那电源噪声具体指的是什么呢？可能包括电压波动、高频噪声、地弹等等。这些噪声来源可能来自PMU本身的开关噪声，比如DC-DC转换器的开关操作，或者是其他外部因素，比如负载瞬态变化、PCB布局问题等等。接下来，需要考虑PMU...

原创 不同PVT条件下芯片IO信号完整性的特征表现

前面的文章，我们分享了在考虑不同PVT条件时芯片电源完整性的特征表现，以及常用的一些优化方向（芯片电源完整性在不同芯片Corner下的特征，不同芯片Corner下的功耗特征表现）。不仅是电源跟PVT相关性大，高速信号也会跟不同PVT相关，那在不同的PVT下，信号完整性的特性又将如何变化呢？接下来我们就来分析一下。首先还是先对PVT进行介绍一下，在芯片设计中，corner通常指的是工艺角，也就是制造...

原创 SOC芯片前端设计对芯片电源完整性的影响

在进行芯片的电源完整性时，因为PI受影响的因素较多，出现问题debug也比较难，所以在进行芯片设计时，需要端到端从前到后进行考虑设计，本篇文章将从芯片前端设计的角度来看看哪些因素会影响到PI的设计。芯片前端设计的主要部分，比如架构设计、RTL编码、时钟树、电源网络规划等，每个部分的设计对电源完整性都或多或少对电源完整性有影响。比如，架构设计中的模块划分和电源域划分是否合理，不合理的划分可能导致电流...

原创 SOC芯片电源完整性和STA时序关键路径对Vmin的相互影响

随着芯片性能需求越来越高，比如对xPU算力的追求、对DDR速率带宽的需求，系统应用的场景也日趋复杂多变，芯片电源完整的设计需要覆盖住所有应用场景，而如果逐一对场景进行评估设计的话很难做到穷尽，因此需要在研发阶段对PI风险的识别就很重要了，其中STA阶段主要是用来验证芯片设计在不同操作条件下的时序是否满足要求，而其中的关键路径则是延迟最大的路径，决定了电路的最高工作频率，同时也决定了IP最低工作电压...

原创 不同芯片Corner下的功耗特征表现

前一篇呈现了不同corner下电源完整性对的特征（芯片电源完整性在不同芯片Corner下的特征），这里面对PI来说，最主要的影响还是对应功耗的影响，因为功耗表征了IP工作的行为，与电源网络PDN响应后产生电源噪声，所以本篇就不同工艺角（corner）下芯片功耗变化情况进行分析，内容涵盖了WC、WCL、WCS、ML、TL、BCF、WCZ、TYP等常见corner的功耗特性分析。在芯片设计过程中，工艺...

原创 芯片电源完整性在不同芯片Corner下的特征

在半导体芯片设计中，Corner分析是评估芯片在不同工艺、电压和温度条件下的性能和稳定性的重要手段。以下是不同corner下以及各自对应在不同温度下的芯片电源完整性变化情况的分析：首先，corner通常指的是工艺角，也就是工艺制造过程中可能出现的偏差，比如温度、电压、工艺参数的变化。不同的corner组合，比如FF（Fast-Fast）、SS（Slow-Slow）、TT（Typical-Typic...

原创 【新年快乐】祝大家蛇年大吉，阖家欢乐！

原创 USB2.0 IO不同PVT不同Corner下信号完整性性能

USB2.0连接的拓扑结构如图所示，在这种拓扑结构中，有HUB电路和Device电路。两个USB收发器通过USB电缆连接。接下来的仿真真中Hub电路被IC替换，基于当前的应用，信号观测点T2。 USB2.0 IO集成在某IC设备中，该芯片封装为标准QFP 28x28mm， 256引脚数封装。采用Down-bond技术，以减少封装总引脚数，降低成本，USB2.0总共10个pin连接...