s1_mple的博客

什么是 DDR4 SDRAM Bank Groups？DDR4 SDRAM 中使用的 bank group 功能是从 GDDR5 图形存储器中借来的。为了理解对 bank group 的需求，必须理解 DDR SDRAM 预取（prefetch）的概念。预取是描述每次使用 DDR 内存执行列命令时获取多少个数据字的术语。由于 DRAM 的核心比接口慢得多，因此可以通过并行访问信息，然后将其序列化到接口来弥补差异。

Altera® Quartus® Prime Standard Edition 设置文件参考手册Quartus® Prime 专业版设置文件参考手册。

软件版本：Quartus Pro Prime 22.3。

Avalon 接口允许您轻松连接英特尔 FPGA 中的组件，从而简化系统设计。Avalon 接口家族定义了适合流高速数据、读写寄存器和存储器以及控制片外设备的接口。Platform Designer 中可用的组件包含这些标准接口。此外，您可以在自定义组件中合并 Avalon 接口，从而增强设计的互连操作性。：一种支持单向数据流的接口，包括多路复用数据流、数据包和 DSP 数据。：一种基于地址的读/写接口，典型的 Host-Agent 连接。

Quartus 提供了 In-System Sources and Probes Editor 调试工具，通过 JTAG 接口使用该工具可以驱动和采样内部节点的逻辑值。即通过 Sources 功能来驱动 FPGA 内部信号，通过 Probes 功能来探测内部节点的逻辑值。在系统设计还不完整的时候可以利用该工具模拟众多的输入激励。比如，可以通过该 IP 核来实时修改内部某些寄存器的值，而不用重新修改代码，再全编译，再下载调试。

注意，需要删掉|UDP|并且加上““，IOPLL_2L即你需要手动布局的PLL资源的位置，即FPGA 2L BANK。PLL资源在如下位置，最左边是高速收发器，中间是2BANK，右边是3BANK。右键 Locate Node/Locate in Chip Planner。然后在*.qsf文件中添加如下指令，注意不是*.sdc文件。重新编译后查看Chip Planner，确认是否正确布局。可以发现已经正确布局到2L BANK的PLL资源。选择需要手动布局location的PLL IP。

win10下，pro 19.3安装后，按照官网的给出的方法（https://www.intel.com/content/altera-www/global/en_us/index/support/support-resources/knowledge-base/tools/2019/why-does-the-nios–ii-not-installed-after-full-installation-of-t.html），安装Nios Eclips，过程正常，随后Eclipse启动正常。