Quartus qsf 文件 常用约束指令分析

前言

参考资料：

Altera® Quartus® Prime Standard Edition 设置文件参考手册
Quartus® Prime 专业版设置文件参考手册

常用约束指令分析

set_global_assignment -name ERROR_CHECK_FREQUENCY_DIVISOR <value>

为目标设备启用了实时循环冗余校验（CRC）。指定内部时钟的分频值，该值决定 CRC 的频率。分频值必须是2的幂（最大 256）。请参阅设备手册以查找所选设备的内部时钟频率。如果要禁用实时 CRC，请禁用 CRC_ERROR_CHECKING（默认 OFF）。

set_global_assignment -name DEVICE_IO_STANDARD_ALL "1.8 V"

设置默认的 IO 电平标准。

set_global_assignment -name OPTIMIZE_MULTI_CORNER_TIMING ON

控制 Fitter 是否优化设计，以满足所有 process corners 和操作条件下的时序要求。要使此选项工作，必须启用 Optimize Timing logic 选项。当此设置关闭时，设计被优化为仅在 slow timing process corner 和操作条件下满足时序。当开启该选项时，设计将进行优化，以满足各个 corners 和操作条件的时序要求；因此，打开此选项有助于创建跨流程、温度和电压变化的更健壮的设计实现。

set_global_assignment -name NUM_PARALLEL_PROCESSORS ALL

指定在一台机器上为并行编译分配的最大处理器数。对于并行编译，您可以使用计算机上所有可用的处理器，或者指定要使用的处理器数量。例如，如果您有一台四核处理器机器，并且希望为其他任务腾出一个处理器，那么您可以指定 ‘3’ 作为该选项的设置。‘1’ 的设置禁用并行编译。

set_global_assignment -name SEED 1

指定 Fitter 在随机确定当前设计的初始位置时使用的起始值。该值可以是任意非负整数值。改变初始值可能会也可能不会产生更好的拟合。只有当 Fitter 不符合时序要求时，才指定一个起始值。Design Space Explorer 工具允许您轻松地扫描许多种子值，以找到给定项目的最佳值。即使稍微修改设计或 Quartus 设置，通常也会改变最适合设计的种子值。

set_global_assignment -name PRESERVE_UNUSED_XCVR_CHANNEL ON

确保未使用的 RX/TX 通道在长期使用中仍能保持良好的性能，前提是这些通道未来仍有使用需求。

set_global_assignment -name ENABLE_STATE_MACHINE_INFERENCE OFF

允许编译器从 Verilog/VHDL 设计文件中推断状态机。编译器使用特殊技术来优化状态机，以减少面积和/或提高性能。如果设置为 “OFF”，则编译器将 Verilog/VHDL 设计文件中的状态机作为常规逻辑提取和优化。

set_global_assignment -name USE_PWRMGT_SCL SDM_IO14
set_global_assignment -name USE_PWRMGT_SDA SDM_IO11

Stratix® 10 器件 SDM 引脚分配。

具体引脚分配请参考 安全器件管理器（SDM）可选信号引脚。

set_global_assignment -name VID_OPERATION_MODE "PMBUS MASTER"
set_global_assignment -name PWRMGT_BUS_SPEED_MODE "400 KHZ"
set_global_assignment -name PWRMGT_SLAVE_DEVICE_TYPE LTM4677
set_global_assignment -name PWRMGT_SLAVE_DEVICE0_ADDRESS 4F
set_global_assignment -name PWRMGT_SLAVE_DEVICE1_ADDRESS 00
set_global_assignment -name PWRMGT_SLAVE_DEVICE2_ADDRESS 00
set_global_assignment -name PWRMGT_SLAVE_DEVICE3_ADDRESS 00
set_global_assignment -name PWRMGT_SLAVE_DEVICE4_ADDRESS 00
set_global_assignment -name PWRMGT_SLAVE_DEVICE5_ADDRESS 00
set_global_assignment -name PWRMGT_SLAVE_DEVICE6_ADDRESS 00
set_global_assignment -name PWRMGT_SLAVE_DEVICE7_ADDRESS 00
set_global_assignment -name PWRMGT_PAGE_COMMAND_ENABLE ON
set_global_assignment -name PWRMGT_VOLTAGE_OUTPUT_FORMAT "AUTO DISCOVERY"
set_global_assignment -name PWRMGT_TRANSLATED_VOLTAGE_VALUE_UNIT VOLTS

Stratix® 10 器件 SmartVID 功能。

SmartVID 功能通过使用电压适应缩小过程分布来补偿过程变化。此功能仅在具有 -V 标准电源选项的设备中支持。对于 -V 标准的电源选项器件，PWRMGT_SCL 和 PWRMGT_SDA 引脚必须同时连接在 Power Management BUS (PMBus™) master 和 PMBus slave 模式。当您在 PMBus slave 模式下配置 Stratix 10 设备时，需要额外的 PWRMGT_ALERT 引脚。必须在电路板和 Quartus Prime 软件中设置所需的所有连接。

具体信息请参考 Stratix® 10 电源管理用户指南。

此配置有问题会导致烧录失败。具体请查看以下链接：PMBus Configuration and VID setting Error。

set_global_assignment -name AUTO_RESTART_CONFIGURATION OFF

指示设备在遇到数据错误时自动重新启动配置过程。如果关闭此选项，则必须从外部指示设备在发生错误时重新启动配置过程。

set_global_assignment -name DEVICE_INITIALIZATION_CLOCK OSC_CLK_1_125MHZ

指定设备初始化的时钟源（从 CONF_DONE 信号高电平到 INIT_DONE 信号高电平之间的持续时间）。在 20nm 或更早的器件系列中，当不选择 AS x1 或 AS x4 配置模式时，有三个选项可供选择，即 Internal Oscillator（默认值），DCLK 引脚和 CLKUSR 引脚；对于 AS x1 或 AS x4 配置模式，您可以仅选择 Internal Oscillator 或 CLKUSR 引脚。DCLK 引脚是 AS 模式的非法选项。在 14nm 系列中，只有 Internal Oscillator 或 OSC_CLK_1 引脚可用。

set_instance_assignment -name GLOBAL_SIGNAL -to <to> -entity <entity name> <value>
set_instance_assignment -name GLOBAL_SIGNAL -from <from> -to <to> -entity <entity name> <value>

指定是否应该使用全局路由路径路由信号。全局信号可以是引脚驱动的，也可以是逻辑驱动的，可以是设计中的任何信号。为引脚或单输出逻辑函数信号打开此选项相当于通过 GLOBAL 缓冲区馈送信号。关闭特定信号的此选项将阻止任何自动全局选项使用该信号作为自动全局信号。

set_global_assignment -name MINIMUM_SEU_INTERVAL <value>

指定对同一位进行两次校验之间的最小时间间隔。设置为 0 毫秒意味着尽可能频繁地检查。设置较大的值可以节省电力。间隔的单位为毫秒。允许的最大间隔时间为 1000ms。实际的最小间隔可能超过这里设置的值，并且当您选择生成的 . soft 文件作为 Quartus Programming file Generator 或 Quartus Programmer 的输入时，将在 Quartus 系统消息窗口中报告。

set_instance_assignment -name XCVR_S10_REFCLK_TERM_TRISTATE TRISTATE_OFF -to fmca_gbtclk_m2c_p

一个逻辑选项，指示编译器启用专用参考时钟引脚的内部终止。

set_global_assignment -name DESIGN_ASSISTANT_WAIVER_FILE da_drc.dawf

设计助理规则检查器的 Waiver 文件。

set_global_assignment -name MIN_CORE_JUNCTION_TEMP 0
set_global_assignment -name MAX_CORE_JUNCTION_TEMP 100

这是在操作过程中会遇到的最小和最大核心结温度。以摄氏度表示。

set_instance_assignment -name AUTO_OPEN_DRAIN_PINS ON -to fmca_la_rx_p_8
set_instance_assignment -name WEAK_PULL_UP_RESISTOR ON -to fmca_la_rx_p_8

允许编译器自动将具有强低数据输入的三状态缓冲区转换为等效的开漏缓冲区。

当设备在用户模式下工作时，使能弱上拉电阻。该选项将高阻抗总线信号拉到 VCC。弱上拉电阻选项不应与使能总线保持电路选项同时使用。如果将此选项应用于除引脚以外的任何内容，则忽略该选项。

set_global_assignment -name ENCRYPT_PROGRAMMING_BITSTREAM OFF

启用配置位流加密。

set_global_assignment -name STRATIXV_CONFIGURATION_SCHEME "AVST X16"

用于配置具有设计的设备的方法。可选的配置方案取决于所选器件系列：Passive Serial (PS), Passive Parallel x8 (PPx8), Passive Parallel x16 (PPx16), Passive Parallel x32 (PPx32), Active Serial x1 (ASx1), Active Serial x4 (ASx4) and AVST x8, x16 and x32。

set_global_assignment -name GENERATE_PR_RBF_FILE ON

生成一个包含配置数据的部分重新配置原始二进制文件（.rbf），智能外部控制器可以使用该配置数据来重新配置目标设备的部分。

set_global_assignment -name ENABLE_ED_CRC_CHECK ON

启用错误检测检查。状态为 SEU_ERROR 输出 SDM_IO。如果打开了错误检测 CRC，设备将检查设备中编程数据的有效性。设备运行时数据的任何变化都会产生一个错误。

set_global_assignment -name ACTIVE_SERIAL_CLOCK AS_FREQ_115MHZ_IOSC

指定快速活动串行编程的时钟源。

set_global_assignment -name PROJECT_OUTPUT_DIRECTORY output_files

指定保存所有项目输出文件的目录，例如文本格式报告文件（.rpt）和方程文件（.eqn）。默认情况下，所有项目输出文件都保存在项目目录中。