8位计数器Timer--状态机VHDL

最新推荐文章于 2021-11-25 22:51:34 发布

Wsunsky

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分类专栏：电子设计自动化

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版权

设计要求
提示分析状态表及流程图
代码

library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
-- **************************************
entity Timer is
port
(
	data_in :in std_logic_vector(7 downto 0);
	reset,clock,start:in std_logic;
	ring :out std_logic
);
end Timer;