Formal -- VC Formal FPV study

原创 已于 2024-03-01 14:34:48 修改 · 2k 阅读 · 17 ·
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#Formal

于 2024-02-29 14:56:57 首次发布
本文详细介绍了FormalVerification(FPV)的各个方面，包括需求、方法论、输入与输出命令，如分析、验证、设置环境、执行检查，以及覆盖、约束、属性和调试等方面的内容。它还涵盖了在计算农场上运行和调试验证过程的技巧和配置选项。

Introduction to Formal Verification

Requirements

  • Assertion/Cover
  • Assume(Constraint)
  • Synthesizable RTL

Formal Results

  • Proof
  • Falsification
  • Bounded Proof

VC Formal

Flow

Components

FPV

Methodology

Inputs for FPV

Analyze and elaborate commands (example, read_file )

Clock and reset commands (example, create_clock, create_reset )

Execute commands (example, check_fv )

Report commands (example, report_fv )

 Onputs for FPV

Property Status

  • Assertion status: Proven, Falsified, Vacuous(先决条件没有cover到), Witness-Coverable, Uncoverable and Inconclusive(没有得到证明)
  • Assume status: Non-Vacuous, Vacuous(assume无效),Uncoverable and Inconclusive
  • Cover status: Coverable and Uncoverable

Execue FPV

vcf -f run.tcl

vcf -f run.tcl -verdi

 Analyzing Results

report_fv

Property Control

Formal Runtime Control

控制time/memory/engine

  • set_fml_var fml_max_time <time, ex. 24H>
  • set_fml_var fml_progress_time_limit <time, ex. 100M>
  • set_fml_var fml_max_mem <Maximum memory size>

Controlling Engine Effort

  • set_engine [-on|-off] <engine id>
  • set_fml_var fml_effort <effort level, ex. high>

Controlling Resume

  • set_fml_var fml_enable_resume true
  • set_fml_var fml_enable_resume_depth true

Controlling Grid Usage

  • set_grid_usage -type [LSF|SGE|RTDA]=<#_of_workers> ...
  • report_grid_usage

Convergence Improvement

  • snip_driver
  • set_blackbox
  • set_abstractions
  • get_abstractions
  • report_abstraction

sni

最低0.47元/天 解锁文章
形式化验证和功能验证VC Formal-synopsys芯片验证基础篇（六）
Paul 安的博客
11-06 9898
总共包括synopsys若干讲芯片相关知识。作为自己的记录专题，感兴趣点击链接看完整视频。 芯片验证方法学近十年的发展极大的帮助到了验证工作效率和质量的提升，但是基于传统激励机制的验证始终存在一些不容易克服的困难。近几年越来越多的工程师把眼光投向了形式化验证，对比探讨两种方法学的异同。
Formal Verification FPV
djh85972387的博客
12-14 3235
FPV（Formal Property Verification）是通过断言来check。这里的checker 主要是由assume,assert，cover组成。assume 用来对DUT的输入进行约束，assert 用来对DUT与reference的输出进行check。cover 用来描述自己特别关心的一些场景。FPV 用各种强大的VC引擎证明每个property。如果证明property失败，VC会提供一个反例的波形来让用户分析。
VC Formal -- Introduction
H_H_h_h99的博客
10-24 1210
Formal verification is complimentary to simulation-based verification，provides exhaustive analysis to ensure signoff quality verification
VC Formal FPV 启动脚本简单模板
HelloQili的博客
10-14 5495
VC Formal(下简称VCF)工具是Synopsys厂开发的一个用于静态分析验证的商业EDA工具。 VCF有很多种应用模式，比如FRV(Formal Register Verification), FPV(Formal Property Verification), FCA(Formal Coverage Analysis), SEQ(Sequential Equivalence Checking)等等。 本文主要介绍FPV的启动脚本。FPV是基于断言属性的静态检查。相对于动态仿真验证，其优势在于能
VC Spyglass CDC(四）CDC检查的流程
Holden_Liu的博客
11-03 9749
Read Design CDC Setup 支持自动推断clock/reset，不一定准确，需要double check。 create_generated_clock用于生成时钟。 CDC Check
Formality形式验证教程
nuc606的博客
08-24 5236
Formality形式验证主要验证综合后，生成的网表文件功能和之前的verilog文件功能是否一致， 需要两个文件，一个verilog文件，一个是网表文件 1.新建一个文件夹，把verilog文件和网表文件放入文件夹下，在此路径，打开linux下输入命令窗口，输入fm,则打开Formality软件 2. 切换到Ref界面下，导入verilog文件 3，设置路径，点击Options   4.  点击Browse，添加DC综合软件安装的根路径，如我的是/opt/Synops...
VC Formal User Guide 2022
11-09
《VC Formal用户指南2022》是由Synopsys公司编写的一份文档，主要用于指导用户如何使用VC Formal这一验证工具。VC Formal是Synopsys公司旗下的一款应用于集成电路（IC）设计的功能验证产品，隶属于Synopsys的...
Formal-LLM：使LLM代理的计划生成过程更可控
人工智能前沿分享
08-18 1158
人工智能咨询培训老师叶梓 转载标明出处由于LLM生成内容的过程难以控制，导致生成的计划经常无效或无法执行，这不仅影响了计划的性能，还损害了用户对LLM代理的信任。为了提高代理的性能和用户信任度，控制LLM文本生成的尝试不断涌现，例如引入硬约束和软约束。然而，这些方法在控制LLM代理时更注重计划的有效性和工具使用，而不是纯粹的文本生成。来自罗格斯大学的研究团队提出了一个名为“Formal-LLM”的新框架，通过整合自然语言的表达力和形式语言的精确性，使LLM代理的计划生成过程更加可控。
[rtps]formal-19-04-03-rtps1.pdf
12-18
1. OMG组织发布文档：文档是OMG组织发布的正式文件，记录了实时发布订阅协议 DDS Interoperability Wire Protocol (DDSI-RTPS) 的规范，其版本为2.3，文档编号为formal/2019-04-03。这标志着文档是符合OMG官方发布的...
VC Spyglass CDC
weixin_46076353的博客
09-27 1854
支持自动推断clock/reset，不一定准确，需要double check。 create_generated_clock用于生成时钟。 CDC check分为四大类，Integrity Synchronization Convergence Glitch create_reset时虽然指明了clock，也需要set_input_delay明确指明reset属于哪个clock domain 对于clock mux的约束，可以采用mulit mode的形式，通过set_case_analysis区别。
vc_formal_ds.pdf
11-19
SoC 设计的复杂性要求快速全面的验证方式，以便加速验证和调试，缩短总进度周期，提高可预测性。VC Formal™ 新一代形式化验证解决方案拥有出色的容量、速度和灵活性，可验证某些最艰巨的 SoC 设计挑战，它包括全面的分析和调试技术，能够在 Verdi® 调试平台中快速地找到根本原因。VC Formal 解决方案始终如一地提供更高的性能和容量，发现更多缺陷，针对更大型设计提供更多证据，并通过与 VCS® 功能验证解决方案的本地集成实现更快的覆盖收敛。
【仿真】X态详解 与 X态传播 VCS X-Propagation
stm32stu的博客
08-17 3576
Verilog作为硬件行为级描述语言，提供了四种状态来模拟实际电路的电平状态，1，0，x，z在整个设计流程，包含了SimulationSynthesis等不同阶段或概念，X态在不同context（上下文/语境）下也存在不同的semantics语义。
ASSERT和VERIFY的异同
yearafteryear的专栏
01-15 1141
 1.相同点：    在Debug版本中都用来判断条件的真假，为假时弹出提示所在行出错信息的消息框。2.不同点：    在Release版本中，ASSERT语句压根都不编译，而VERIFY语句编译但是不再判断条件的真假。例如在以下的代码行 BOOL test=TRUE; CString temp; ASSERT(test=FALSE); temp.Format(L
Formality使用指南：GUI与命令行操作详解
weixin_42447844的博客
07-01 1562
Formality在使用中可以分别通过gui和common的方式执行操作，下面介绍一下这两种不同的使用方式和部分注意事项。
lec formal 中read_verilog 和read_lib 区别
qq_34110120的博客
03-25 1366
一般情况下，std cell ,IP 这些cell 我们只要吃到对应的.v ，就会映射到具体的cell . 一般.v 和lib 对于逻辑关系描述的应该一致，但是对于一些IP ，通过verilog 描述的逻辑关系，比较复杂，可能就会导致工具理解verilog 语法有一定的问题，所以这个时候就会出现错误，导致一些iP 映射不上，所以这时候我们只需要替换成相对应的lib 就好。 ...
Formal-AEP的使用
StephenX9760的博客
11-07 459
自动功能分析，用于出界数组、算术溢出、X 分配、同时设置/重置、完全案例、并行情况、多驱动器/冲突总线和浮动总线检查，无需专门的测试。例如：自动提取module中的property，帮助早期发现function中的bug，1）调用formal，首先要用到.tcl文件，例如编写一个run.tcl文件。1、Formal-AEP简介。
Spyglass手册目录
q774318039a的博客
07-14 6901
Spyglass相关的PDF文档。
IMPL10. formality 常用变量浅析
Gary的IC小站
09-29 1721
1.hdlin_unresolved_modules //hdlin_xxx 控制对于link的时候，对于找不到ref的instance，处理方法；当设置为error或者默认值时会报告link的error，当设置为blackbox时会对找不到ref的instance默认设置为blackbox； 注意：hdlin_xxx这一类的变量设置； NAME hdlin_unresolved_modules Specifies how to control black box creation for u
tessent set_design_source -formal
最新发布
07-11
在使用 Mentor Graphics 的 Tessent 工具进行 DFT（Design for Test）流程时，`set_design_source` 命令的 `-formal` 选项用于指定设计源文件的形式。该选项允许用户定义设计是以 RTL（Register Transfer Level）形式还是门级（Gate-Level）形式提供，以便工具能够正确地进行后续的 DFT 插入和验证流程。 当使用 `-formal` 选项时，若设置为 `rtl`，表示当前的设计源是行为级或 RTL 级别的描述，这通常适用于尚未综合的设计代码。此时，Tessent 将基于 RTL 进行扫描链插入、测试模式生成等操作，特别适用于早期设计阶段的功能验证[^1]。 命令示例如下： ```tcl set_design_source -formal rtl -top top_module_name -filelist design_files.f ``` 如果 `-formal` 设置为 `gate_level`，则表示设计源是已经通过综合后的网表，即门级描述。在这种情况下，Tessent 会根据已有的逻辑门和触发器结构进行 DFT 处理，包括插入测试逻辑、生成 ATPG 模式等。这种设置更适用于物理设计前的验证阶段，确保插入的测试逻辑与实际电路兼容[^1]。 命令示例如下： ```tcl set_design_source -formal gate_level -top gl_top_module_name -filelist gate_level_netlist.f ``` 在某些高级流程中，还可以结合形式验证工具，利用 `-formal` 选项进行等价性检查，以确认 RTL 和门级网表之间的功能一致性。这种方式有助于在 DFT 插入前后保证设计的正确性，并支持自动化调试流程[^1]。 ### 注意事项 - 在选择 `-formal` 参数时，必须确保所使用的源文件类型与参数设定一致，否则可能导致工具无法正确解析设计结构。 - 使用 `-formal gate_level` 时，需确保所有标准单元库已被正确加载，否则可能引发模块未定义错误。 - 若设计包含嵌入式 memory，则应配合 `read_core_descriptions` 命令读取相应的 `.lvlib` 文件，以确保仿真和测试流程正常运行[^1]。 ---
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