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RSS订阅原创 Design2.差分信号和差分放大电路原理应用浅析
纲要零点漂移 差分放大电路 差分的特点1.零点漂移直接耦合放大电路的零点漂移现象，在直接耦合放大电路中，即使将输入端短路，用灵敏的直流表去测量输出端，发现会有缓慢的输出电压，这种输入电压变化为0而输出电压变化不为0的现象称为零点漂移现象。产生零点漂移的原因很多，但是采用高质量的稳压电源和使用经过老化实验的元件可以大大减少因此而产生的漂移。这样，温度的变化引起的半导体器件参数的变化就成为产生零点漂移的主因，因此零点漂移也称为温度漂移，温漂；抑制温漂的常用方法：在电路中引入
2021-10-25 00:50:55
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原创 Design1.CMOS工艺OD门，传输门，三态门原理应用浅析
纲要OD门 传输门 三态门1.OD门i. 概念在CMOS电路中为了满足输出电平变换，吸收大负载电流以及实现线与连接等需要，需要将输出级电路结构改为漏极开路输出的MOS管，构成漏极开路输出(Open-Drain Output)门电路，简称OD门。ii.电路原理iii.应用a.输出电平变换如上图所示，可实现VDD1->VDD2的电平转换；b.吸收大负载电流略；c.实现线与连接非OD门线与风险：OD门线与：iv.外
2021-10-25 00:49:30
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原创 DDR1.LPDDR4 DQS VT drift理解
背景VT drift概念 电路结构示意图 工作原理 计算方法1.VT drift概念LPDDR4为了追求低功耗的数据，DQS和DQ在其内部是解耦的状态；DDR4我们知道，在DRAM接口上Write的时候DQS和DQ这样的一种时序关系，DQS toggle经过training之后是位于DQ总线上眼图的中间位置；如图所示：但是在LPDDR4中，在DRAM侧的接口上来看，经过training之后DQS和DQ之间是存在一个tDQS2DQ的相位差，不考虑preamble的影响。
2021-10-23 01:21:55
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原创 IMPL10. formality 常用变量浅析
1.hdlin_unresolved_modules //hdlin_xxx控制对于link的时候，对于找不到ref的instance，处理方法；当设置为error或者默认值时会报告link的error，当设置为blackbox时会对找不到ref的instance默认设置为blackbox；注意：hdlin_xxx这一类的变量设置；NAMEhdlin_unresolved_modulesSpecifies how to control black box creation for u
2021-09-29 23:38:55
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原创 IMPL9. Formal Match/Verify Points
1.FM的执行关键步骤env cfg variable env lib(rtl2rtl not necessary) ref imp constraints match verify rpt2.match pointa. DFF/Latch D pin;b. HM(set Blackbox) input Pin;c. output pin;以上三点为逻辑锥的锥点，也就是match point；3.verifyverify 表示对match
2021-09-29 23:37:26
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原创 Veri3.SDF后仿真时序检查
纲要：1.SDF如何标识具体的dly2.后仿真如何模拟transition3.如何屏蔽时序违例的检查1.Delay Calculation简单而言，工具在给出Dlay信息时，已经将transition的影响考虑在内，因此后仿真尽管在波形上的体现是没有transition斜率的体现，但是其Delay信息已经将其考虑在内；2.Back-AnnotationThe SDF is used to gate-sim include the Net delays
2021-09-27 17:58:53
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原创 DFT1. OCC电路浅析
纲要：1.DC Scan and AC ScanATPG可以使用Mentor公司的TestKompress和SNPS的TetraMAX工具产生，插入scan chain主要使用的工具是SNPS的DFT compiler，改工具嵌入在DC compiler工具之中。DC SCAN表示Normal Scan Test，测试频率低，一般那是10M-30M，其测试模型为stack-at模型。AC SCAN表示at-speed scan，测试频率较高，一般要求与芯片的实际工作频率一致。70-95年，业
2021-09-27 00:28:50
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原创 Veri2. VCS behavioral analysis for the un-driven port
case1. the DUT input port is floating.a. codetop:dut:b. waveformcase2. the DUT input port connect to top, but undriven any value.a. codetop:dut:b. waveform
2021-09-24 23:42:35
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原创 IMPL8. Analysis of the “bufif0/1“ which is a gate level description in Verilog
1. bufif0/1 truth table:2. bufif0/1 schematic:3.Spyglass Testcase.case1. The bufif0 control pin is driven to 0;a. codetop.vlogic.vb.rptcase2. The bufif1 control pin is driven to 1;a. codetop.v (as same upon)lo.
2021-09-24 23:39:51
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原创 IMPL7. Multi-driven Spyglass/Synthesis 浅析
1. Spyglass Checka. multi-driven in different instancei.Code
2021-09-20 23:19:49
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原创 Veri1. system diable/-＞触发event在相同time slot的Corner现象分析
本文提纲问题背景 测试方法 结论 参考文献1. 问题背景当disable一个进程和触发event从而启动同一个进程同时在一个time slot时会发生什么？这个coner case是在工作过程中遇到的问题，在此进行记录。2. 测试方法a. 线程没有触发首先这个线程没有被触发时，就是该线程不存在时，在同一个time slot是首先执行disable语句，随后执行->语句；i. 测试代码ii. 波形iii. 结果分析首先disable 空线程，然后-&g
2021-08-10 22:03:32
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原创 IMPL6.Timing Arc概念浅析
本文提纲Timing arc介绍 Timing arc三种类型 unateness和non-unateness的特点1.Timing arc介绍std cell的lib中描述input pin --> output pin delay/transition等timing 查找表信息的数据就是这个std cell的Timing arc，每个std cell都有多个timing arc； 每条timing arc都有timing sense；2.Timing arc三种类型a.
2021-08-08 22:29:54
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原创 IMPL5. Mux的综合策略
本文提纲Mux两种综合方式 SELECT_TOP MUX_OP compile/compile_ultra1. Mux两种综合方式SELECT_OP MUX_OP先初步看下其差异，后文总结：2.SELECT_TOP根据具体逻辑经过综合优化后，使用AOI/IOA等std cell搭建组成mux；a. 优点可优化，面积小，速度快；b. 缺点容易引入组合逻辑毛刺;注：当mux的输入in1/in0端口存在逻辑时，由于综合优化的原因有可能会综合出引入组...
2021-08-08 22:09:49
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原创 IMPL4.S公司命令查找方法
本文提纲man command man com*nd help com*nd command -helpM1. man report_timing；命令/变量的全称； 详细的报告；M2. man *compile*_l相当于M1的扩展用法，支持统配； 不需要命令的全称呼，需要关键字符； 对于变量使用M2不行，M2只用于对命令的查找；M3. help *report*不需要命令的全称，需要关键字符； 不详细的报告，不含有命令option的解释；M4.report_timi
2021-08-08 02:09:26
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原创 IMPL3. 使用DC综合工具收敛时序的方法总结
本文提纲合理利用group对路径进行分组 合理选择compile选项 合理利用bounds和blockage 合理提树/推树 合理选择综合策略 单独综合小网表1.合理利用group对路径进行分组分组原则由顶层module开始，依次往下细分迭代，并根据结果调整-weight权重； -priority选项为了提取group的优先级，U_A/* -priority < U_A/U_B/* -priority，否则U_B分组失败； 优化力度是由wns和weight叠加决定，和prior
2021-08-08 01:54:17
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原创 IMPL2. get_cells/get_pins等获取对象常用命令解析
本文提纲get_cells/get_pins命令作用 常用选项 获取netlist各类对象具备的属性命令1.get_cells/get_pins命令作用获取netlist中的cell/pin等对象 可穿越Hier层次； 可进行正则匹配； 可使用某些特定属性的选项；2.常用选项a. -hier可以穿越Hierarchical结构寻找Obj；b. -filter过滤匹配，通过该对象的属性进行过滤；ref_name/full_name/base_name "==" "!=" ..
2021-08-08 01:22:39
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原创 IMPL1. all_fanin/all_fanout命令解析
本文提纲all_fanin/out命令作用 all_fanin/all_fanout的常用选项 实验结果1.all_fanin/all_fanout命令作用寻找某个端口的fanout/fanin； 对于design input port/cell output pin其fanin只有本身这个端口，常用于找它的fanout，fanout默认报告的对象是下游cell input pin和这个cell的output pin(应该是和fanout的input pin有relative关系的outp.
2021-08-08 01:05:38
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