7、5G NR中LDPC码的原理与设计

5G NR中LDPC码的原理与设计

1. 块并行解码

1.1 解码结构与特点

块并行解码可将基矩阵的每一行/层处理进一步划分为多个周期或块，其结构包含内存、移位网络、CNU、控制器和连接。与行并行解码相比，块并行解码的并行处理级别较低，因此吞吐量也较低。不过，由于每个基本处理单元的内存无冲突，所以可对每个基本处理单元进行并行处理。

1.2 移位网络与复杂度

块并行解码所需的移位网络数量比行并行解码少得多，通常两个就足够，一个用于从LLR内存读取，另一个用于写入LLR内存。其移位网络的复杂度和内存切片数量几乎与基矩阵的行权重无关。若要提高块并行解码器的吞吐量以接近行并行解码器，就必须大幅提高其并行处理级别，这会增加移位网络的复杂度。

1.3 提高处理速度的方法

为提高块并行的处理速度，可同时处理多个块，这需要添加路由网络和移位网络。当同时处理的块数量较少时，路由网络和移位网络可比行并行的简单一些。块并行解码器的CNU内部结构由三个2 - 1操作电路和两个比较器组成，与行并行相比，其复杂度较低。CNU的复杂度仅与它支持的最大并行处理级别有关，与内存切片数量和基矩阵的行权重无关。

2. LDPC码在5G NR中的标准化

2.1 提升因子的设计

为了在QC - LDPC解码器中最大限度地使用Banyan网络，提升因子（或提升大小）选择为2的幂，或2的幂乘以一个正整数。5G NR LDPC的所有提升因子都可以写成 (a× 2^j) 的形式，其中 (a) 是集合 ({2, 3, 5, 7, 9, 11, 13, 15}) 中的元素，(j) 是集合 ({0