Verilog 入门（四）（门电平模型化）

内置基本门

Verilog HDL 中提供下列内置基本门：

• 多输入门
  • and，nand，or，nor，xor，xnor
• 多输出门
  • buf，not
• 三态门
• 上拉、下拉电阻
• MOS 开关
• 双向开关

门级逻辑设计描述中可使用具体的门实例语句。下面是简单的门实例语句的格式：

gate_type[instance_name] (term1, term2, ..., termN);

注意，instance_name 是可选的；gate_type 为上面列出的各种门类型，各 term 用于表示与门的输入/输出端口相连的线网或寄存器。

多输入门

and，nand，or，nor，xor，xnor 这些逻辑门只有单个输出，1 个或多个输入。

下面为几个具体实例：

and A1(Out1, In1, In2);

and RBX(Sty, Rib, Bro, Qit, Fix);

xor (Bar, Bud[0], Bud[1], Bud[2]),
    (Car, Cut[0], Cut[1]),
    (Sar, Sut[2], Sut[1], Sut[0], Sut[3]);

简单示例

4-1 多路选择电路的门级描述：

module MUX4x1(Z, D0, D1, D2, D3, S0, S1);
  output Z;
  input D0, D1, D2, D3, S0, S1;

  and (T0, D0, S0bar, S1bar),
      (T1, D1, S0bar, S1),
      (T2, D2, S0, S1bar),
      (T3, D2, S0, S1);

  not (S0bar, S0),
      (S1bar, S1);

  or (Z, T0, T1, T2, T3);
endmodule