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原创 VREP探索（二）——构建避障小车模型

使用VREP建立四轮小车模型

2017-01-15 18:40:19 7954

原创 VREP探索（一）——认识VREP

机器人仿真软件VREP（ Virtual Robot Experimentation Platform）的介绍

2017-01-15 16:39:34 16747

原创 ROS探索（7）——导航

ROS Navigation

2016-06-12 10:12:43 1973 2

原创 ROS探索（6）——C++控制SmartCar

ROS探索之CPP控制SmartCar

2016-05-26 22:16:19 2011

原创 ROS探索（5）——Python控制SmartCar

ROS探索之Python控制SmartCar

2016-05-26 00:22:53 2183

原创 ROS探索（4）——SmartCar仿真

ROS探索之SmartCar仿真

2016-05-25 22:33:46 2029

原创 ROS探索（3）——SmartCar模型搭建

ROS探索之SmartCar简易模型搭建

2016-05-25 21:19:43 1974

原创 ROS探索（2）——仿真器的搭建

ROS探索之仿真器的搭建

2016-05-23 23:31:19 1814

原创 ROS探索（1）——ROS基本的安装与配置

ROS探索之基础环境搭建

2016-05-23 22:27:42 851

原创 CMAKE 学习笔记 （二）

学会使用CMake编译与运行

2016-05-18 19:03:34 441

原创 CMAKE 学习笔记 （一）

CMake初步学习

2016-05-18 18:55:23 496

原创 CPU的高速缓存（cache）处理

带有高速缓存的CPU设计

2016-05-18 00:21:44 3574

原创 16位5级流水线CPU设计

16位5级流水线CPU

2016-05-17 23:13:22 9064

原创 多周期CPU设计

多周期CPU架构设计

2016-05-17 23:06:24 2657

原创 16位单周期CPU设计

Verilog之CPU设计——16位单周期

2016-05-17 22:11:14 3600 2

原创 7-2 Verilog VGA驱动

Verilog 学习过程 VGA驱动设计

2016-04-27 23:12:26 988

原创 7-1 Verilog 计时器

Verilog学习过程 计时器

2016-04-27 22:44:08 13563

原创 6-2 Verilog Mealy状态机之自动售货机

Verilog学习过程 Mealy自动贩卖机

2016-04-26 23:58:04 9416

原创 6-1 Verilog Mealy状态机之序列检测器

使用工具：Xilinx ISE 14.7

2016-04-26 17:50:21 11993

原创 5-2 Verilog Moore状态机之带有游行模式的十字路口

Verilog学习过程——Moore状态机——2

2016-04-25 21:48:48 841

原创 5-1 Verilog Moore状态机之十字路口

Verilog学习过程——Moore状态机

2016-04-25 19:42:41 5510 1

原创 4-2 Verilog 多路选择器设计实现

Verilog 学习过程——多路选择器设计实现

2016-04-24 14:52:12 30752 2

原创 4-1 Verilog 4位移位寄存器的设计与实现

Verilog 学习过程——4位移位寄存器的设计与实现

2016-04-24 13:38:20 30427 1

原创 3-3 Verilog 4位超前进位加法器

Verilog 学习过程 4位超前进位加法器

2016-04-23 13:51:20 9182 2

原创 3-2 Verilog 4位行波进位加法器

Verilog 学习过程 4位行波进位加法器

2016-04-23 13:02:52 9941 1

原创 3-1 Verilog 4位行为级描述的加法器

Verilog 学习过程 4位行为级描述的加法器

2016-04-23 12:35:43 7744

原创 2-3 Verilog 7 段译码器（动态显示）

Verilog 学习过程 7段译码管动态态显示

2016-04-22 21:38:45 17454 9

原创 2-2 Verilog 7 段译码器（静态显示）

Verilog 学习过程 7段译码管静态显示

2016-04-22 20:39:17 8933

原创 2-1 Verilog 3-8 译码器

Verilog 学习过程 3-8译码器

2016-04-22 20:31:44 11211

原创 1-2 Verilog 4位 二选一 多路选择器

Verilog 学习过程 2选1多路选择器设计

2016-04-22 19:55:06 25877

原创 1-1 Verilog 逻辑门

Verilog 学习过程 简单的逻辑门电路设计

2016-04-22 19:32:52 4996

原创 Hashing（ 哈希查找）

利用哈希函数进行高效的key word的检索内容：提供一篇英语文章，搜索在该文章中存在某一单词的所有句子代码如下：头文件“prepare.h”——进行程序的准备阶段#include #include using namespace std;const int tablesize = 100000;int line_num = 0;int word_num = 0

2015-02-24 14:50:23 1003

原创 基于ISE实现不使用jtag_usb的chipscope

我所使用的是：1、64位Windows7系统2、XILINX的ISE Design Suite 14.73、NEXYS 3 ——Spartan6  XC6LX16-CS324目的：基于ISE实现不使用jtag_usb数据线的chipscope

2015-02-13 20:19:08 1630

原创 五级流水线CPU之低功耗设计（2）——门控（CLOCK GATE）

使用门控的方法对CPU进行低功耗设计

2015-02-09 13:27:29 1886

原创 五级流水线CPU之低功耗设计（1）——旁路（By Passing)

五级流水线CPU低功耗之旁路设计

2015-02-08 21:46:28 3716

16位单周期CPU设计_1
使用Verilog实现16位单周期CPU，并且进行PCPU的软件仿真 之前上传的那个是32位的，传错了不好意思

2018-06-01

ROS 导航的初步实现
使用ROS系统模拟现实模型进行导航

2016-06-12

ROS SmartCar Simulation
ROS自定义模型和仿真

2016-05-25

带有缓存的流水线CPU设计
使用Verilog实现带有缓存的16位5级流水线CPU设计

2016-05-18

16位5级流水线CPU设计
使用Verilog实现16位5级流水线CPU设计

2016-05-17

16位单周期CPU设计
使用Verilog实现16位单周期CPU的设计

2016-05-17

VGA设计（Verilog）
使用Verilog设计VGA驱动，使开发板能连接VGA接口显示器并且显示定义的内容

2016-04-27

秒表计时器（Verilog）
使用Verilog在开发板上模拟计时器的实现

2016-04-27

自动贩卖机（Verilog，多按钮）
使用Verilog设计Mealy状态机，实现自动贩卖机的运行系统设计，在这里，使用了多个按钮控制输入，分别表示各个币种的投币过程

2016-04-27

自动贩卖机（Verilog）
使用Verilog设计Mealy状态机，实现自动贩卖机的运行系统设计

2016-04-26

C++ 文章句子搜索（hashing）
对于某一确定的文章，输入一个单词，输出含有该单词的所有句子

2015-01-04

空空如也

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