【IC前端虚拟项目】axi ddr/sram验证组件思路与编写

最新推荐文章于 2025-03-06 16:19:10 发布
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分类专栏： 尼德兰的喵全内容专栏 第二个IC前端虚拟项目 文章标签： 前端 IC 芯片 开发语言
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本文链接：https://blog.youkuaiyun.com/moon9999/article/details/138708738
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本文介绍了如何在IC前端虚拟项目中实现AXI DDR/SRAM的验证组件，主要包括ram_model的设计与编写。文章详细阐述了如何处理数据搬运指令，以及在UVM框架下利用virtual sequence解决多个sequence协同和RTL交互的问题。内容涵盖了axi_ram_model的层次结构、连接方法，以及seq、sqr的实现细节，旨在帮助读者理解AXI接口的内存模型验证。

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【IC前端虚拟项目】数据搬运指令处理模块前端实现虚拟项目说明-优快云博客

在完成了所有的utils包括apb_utils之后，就要进行验证环境的整体搭建，因此我们再把验证环境拿出来看一下：

按照由底至顶层的思路，接下主要有五大部分需要我们完成：ram_model、reference_model、env、base_test和harness，这一篇从最难的ram_model开始说起。这个最难其实是对我自己而言的，因为我在转UVM方法学的过程中留了一个遗留问题没有解决，就是多种seq/sqr协同并且rtl交互的问题：

关于转UVM方法学以及后面的事可以看看在知乎的更文：

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【IC前端虚拟项目】验证环境env与base_teat思路与编写
moon9999的博客
05-11 414
分析以下哈，各个agent我都放在env里了，其实我觉得考虑到向上集成的情况，放在base_test里或许更合适一些。base_test里平级放着三个东西：env、ral_model和axi_ram_model，axi_ram_model上一篇文章已经说明，ral_model的例化下一篇中会简要说明下不做重点。上一篇里解决了最难搞的axi_ram_model，接下来呢就会简单又常规一些了，比如这一篇要说的env和base_test的搭建。
【IC前端虚拟项目】数据搬运指令处理模块前端实现虚拟项目说明
moon9999的博客
12-02 1095
感觉第一个项目其实设计的难度不太大（当然我写出来的bug也不少哈），验证环境搭建也比较简单，整个项目更加侧重于熟悉流程和设计验证的入门。而且包传输协议更多应用在网络芯片架构中，和现在比较火的处理器方向距离比较远。所以呢第二个虚拟项目就显得挺有必要了。
编写AXI4-Lite协议读写BRAM并仿真验证
徐大康的博客
08-03 5222
前面已经详细介绍了AXI4和AXI4-Lite协议，光说不练假把式，要用起来才能知道理解对不对，今天就用AXI4-Lite协议来读写BRAM，看一下协议的读写过程与时序关系。 一. 建立工程 使用Vivado 2018.3，Create Project -> 一路next -> 选择芯片型号xc7z020clg484-2 -> next -> finish，等待工程创建完成。 二. 创建块设计 Flow/Flow Navigator -> Create Block Desi
DDR5验证项目，是熟悉ddr验证的一个不错的项目
最新发布
IlLnEPEJ的博客
03-06 369
一个高效的DDR5验证项目，有助于提高产品质量，降低故障率，增强用户信心。总之，DDR5验证项目是确保DDR5内存模块稳定运行的关键环节。通过实施该项目，可以全面检查和验证DDR5的性能、可靠性和兼容性。一个高效的DDR5验证项目有助于提高产品质量、降低故障率、增强用户信心。通过熟悉DDR验证的过程和方法，可以更好地理解DDR的工作原理和性能特点，从而更好地进行设计和优化。为了确保DDR5的稳定性和性能达到预期，一个全面的验证项目显得尤为重要。DDR5验证项目，是熟悉ddr验证的一个不错的项目。
使用AXI4总线协议访问Block RAM
Daturasee的博客
04-15 2432
使用AXI4总线协议访问Block RAM 关于AXI的协议介绍，下文已总结的十分详细。 AXI总线 详细整理 接下来我们会使用单端口SRAM （Block Memory Generator）来进仿真测试，对协议信号进行分析。 1.读测试 ​ 我们首先对SRAM使用Load Init File,载入初始数据。其余未赋值的空间，载入数据0； ​ 我们知道在读出数据时，需要读地址通道与读数据通道共同工作，由于存在Valid和Ready握手协议，那么在读数据时，我们首先让主机向从机发送读地址，在发送之前，我
AXI4：AXI4完整，精简版和AxiStream验证组件。 AXI4接口主机，响应器和内存验证组件。 AxiStream发送器和接收器验证组件
03-04
AXI4验证组件库 AXI验证组件库实现了以下验证组件： 掌握爆裂 带有突发的内存响应器 交易响应者-不爆裂 掌握 记忆回应者 交易响应者 发射机 接收者 包括测试台 测试平台位于Git存储库中，因此您可以运行模拟并查看有关如何使用模型的实时示例。 AXI项目结构 AXI4 常见的src 轴4 src 试验台 Axi4Lite src 试验台 AxiStream src 试验台 建筑依赖 在构建此项目之前，必须按顺序构建以下库 有关构建OSVVM库的简单方法，请参见库。 AXI4 /通用/ src 包含由Axi4，Axi4Lite和AxiStream共享的软件包。 Axi4LiteInterfacePkg.vhd 定义Axi4Lite接口记录 Axi4InterfacePkg.vhd 定义Axi4全接口记录 Axi4CommonPkg.vhd 由Axi4，Axi4L
使用AXI Verifcation IP进行系统验证
weixin_30239339的博客
05-28 1371
一、关于xilinx验证 IP的介绍图片来自：https://china.xilinx.com/products/design-tools/vivado/verification-ip.html#overviewxilinx提供了很多验证IP，有用于仿真zynq核的zynq-vip，有用于仿真AXI行为的AXI Verification IP,有用于仿真AXI Stream行为的AXI Strea...
AXI驱动DDR之上板验证
Agustin_Mou的博客
10-23 586
原本我是准备把上板验证跟接口实现放在一篇文章里的，最后想了想还是分开。一是上板验证的图比较多；二是想说说调试过程中遇到的问题。其中整个功能的验证在上周我已经完成，最开始我整个功能都是放在BD里面的，由于修改过程中只要动了verilog代码就要重新导BD，又要重新改接口时钟，很麻烦，所以优化了一下。
推荐开源项目：TVIP-AXI - 高效灵活的AMBA AXI4验证组件
gitblog_00087的博客
05-25 750
推荐开源项目：TVIP-AXI - 高效灵活的AMBA AXI4验证组件 项目地址:https://gitcode.com/gh_mirrors/tv/tvip-axi 项目介绍 TVIP-AXI是由Taichi Ishitani开发的一款基于UVM（Universal Verification Methodology）的AMBA AXI4协议验证组件。它提供主控器和从属控制器，支持AXI4与AX...
AXI_05 AXI_FULL_IP的设计与验证
比特电子工作室
03-07 3648
由于该系列文章阅读有顺序性，所以请跳转至该系列文章第一篇从头开始阅读，并按照文章末尾指示按顺序阅读，否则会云里雾里，传送门在此： https://blog.youkuaiyun.com/qq_33486907/article/details/88289714 《AXI_01 《AXI总线系列文章》由来》 目录 1. AXI_FULL_IP 1.1 AXI_FULL_MASTER_IP设计 ...
是axi接口的读写ram的仿真测试文件。
05-16
是axi接口的读写ram的仿真测试文件。
Uart 通过AXI总线传输回环验证
Deep_accelerater的博客
06-27 1451
项目介绍 该项目已经持续了一个半多月的时间，相对来说，本人第一下做这么大的项目（技术有限），从刚开始简单的Uart IP收发功能实现，到内部传输采用AXI-litte总线形式，RAM或FIFO存储器暂存数据，完成回环验证。总的来说学会了不少，当然代码有的不是本人一行一行敲得，大部分都是抄加改的，，，没办法，我这水平也写不出这么大的代码量。其中Xilinx官方Mater与Slave源码参考价值很大，...
AXI4-Lite接口转普通ram接口
星旭的博客
03-31 4017
前些天在调试PCIE的时候用到XDMA BYPASS的AXI4Lite配置寄存器，就顺手写了一个AXI4_lite转普通ram接口格式的代码，写的是单字节读写的功能，如果有问题欢迎指正。 ...
编写AXI4协议读写BRAM并仿真验证
徐大康的博客
08-04 3946
前篇博文我们试验了AXI4-Lite协议读写BRAM，这里我们试验一下完整的AXI4协议。流程跟AXI4-Lite是一样的。省略的部分请参考：编写AXI4-Lite协议读写BRAM并仿真验证 一. 建立工程 略 二. 创建块设计 原理图同AXI4-Lite，不同点在于可以直接拖入三个IP直接连线，AXI BRAM Controller协议选择AXI4。 搭建完成后，需要进行封装。 三. 编写testbench axiBram_tb.sv，代码如下： /* * @Author: Xu XiaoKang
深入 AXI4总线 （四）：RAM 读取实战
简单同学
06-14 9984
光说不练，云玩家。这篇文章中我们就通过访问一个 AXI4 接口的 RAM 的实际操作，加深我们对 AXI4 总线的理解。 我们的实验平台是 ISE 14.7 以及 modelsim 10.2, RAM 的 ip 使用 ISE 的 block memory generator 生成，Intel 方面的工具和 ip 我不是太熟悉，但想必很多内容都是共通的。 Native V.S AXI4 ？ 首...
【AXI4 verilog】手把手带你撸AXI代码（四、AXI4接口的RAM设计）
helloworld573的博客
09-17 6833
说明：1、本代码为原创设计，仅供学习使用。2、从这篇开始，这个专栏将正式进入到RTL设计阶段。3、这篇文章过后还会有 AXI-lite，Xilinx AXI主机等代码的分析，供大家学习参考。
DDR controller 验证平台以及功能测试用例
weixin_44101336的博客
07-05 2991
DDR controller 验证平台以及功能测试用例 验证点： （1）DDR3协议验证 1、上电初始化和模式寄存器配置是否成功 2、刷新操作是否完成 3、进入、退出自刷新模式是否成功 为了降低内存在无读写操作时的功耗， 同时能够保存数据， 控制器发送自刷新命令使内存进入自刷新状态。 内存在进入自刷新模式之前处于空闲状态， 在内存时钟上升沿， cke 信号从高电平变为低电平，此时 cs_n、 ras_n、 cas_n保持低电平， we_n 信号保持高电平， 满足进入自刷新状态条件。在时钟上升沿 cke 从低
FPGA项目——基于AXI4总线的RAM读写
wb3jdw58的博客
12-27 7575
基于xilinx IP 核 Block Memory Gnerator V 8.3 AXI总线读写协议简介 在vivado上仿真实现 IP核配置 一共两种选择，我们选择AXI4 testbench 代码如下： `timescale 1ns / 1ps ///////////////////////////////////////////////////////////////////////...
AXI总线，AXI_BRAM读写仿真测试
hy_520520的博客
08-06 8516
平台：vivado2017.4 芯片：kintex-7 xc7k325tffg900-2 (active) 准备学习AXI总线。那就从最简单的AXI BRAM学习开始。 新建BLOCK MEMORY GENERATOR，选择接口类型AXI4，这里选择simple Dual port ram。数据位32位，数据深度1024。模块的例化部分如下。 首先需要明白使用AXI封装的RAM的各个接口的作用。AXI总线是一种多通道传输总线，地址，数据，写数据，握手信号。在不同的通道中发送。这是AXI_BR.
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