FPGA项目——基于AXI4总线的RAM读写

最新推荐文章于 2025-07-14 10:48:20 发布

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CC 4.0 BY-SA版权

分类专栏： FPGA

本文链接：https://blog.youkuaiyun.com/wb3jdw58/article/details/85285390

该博客介绍了如何基于Xilinx的Block Memory Generator V 8.3 IP核，在Vivado上实现AXI总线读写协议。详细讲述了配置IP核的过程，以及设置为AXI4模式。还提供了testbench代码，并通过仿真波形进行了分析。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

基于xilinx IP 核 Block Memory Gnerator V 8.3

AXI总线读写协议简介

在这里插入图片描述

在vivado上仿真实现

IP核配置

一共两种选择，我们选择AXI4

testbench

代码如下：

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2018/12/17 15:06:05
// Design Name: 
// Module Name: sim
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision