moon9999的博客

朋友发给我的芯片验证笔试题，觉得很有意思，和大家分享一下。

在UVM中，port用于组件之间的连接，允许数据从一个组件传递到另一个组件。uvm_sequencer是一个具体的组件，负责管理和调度序列项的执行，通常与驱动器配合工作，将序列项转换为实际的信号激励。uvm_virtual_sequencer是一个虚拟组件，可以包含多个实际的sequencer，允许在一个地方控制多个不同的sequencer，在复杂的验证环境中非常有用，因为它简化了多sequencer的管理和协调。然而，更常见的方式是使用uvm_config_db，因为它提供了更强大的功能和更大的灵活性。

诧异啊，像我这种没事在网上各处捡东西吃的人为什么之前一直没有用过verificationguide这个网站呢？总不能是大家都已经看过就留下我不知道吧。前几天在论坛上和朋友谈论验证面试题时才搜到这个网站的，感觉挺有意思

128bit数据流，连接前后处理模块（如ReLU、Pooling）。

1.选取一个复杂的接口（比如网络芯片中的报文接口），简单介绍一下接口的功能，时序以及实现中遇到的问题2.根据这些经验，你一般如何进行模块的接口划分3.网络报文数据结构中，包头和包尾一般有哪些信息4.向量译码模块里，是如何处理指令依赖的5.多个核间是如何处理指令依赖和任务依赖的6.典型的simt指令有哪些，简单介绍一下7.Simt在内部是如何处理的，有哪些优化方法8.为什么一些NPU需要一个复杂指令的译码模块9.3d tensor在内存中有哪些常见的缓存方式。

以上方案需结合具体总线协议（如AXI/CHI）和SoC架构实现，重点保证ID唯一性和请求-响应正确匹配。

某NPU/CPU方向芯片设计公司

一旦你在简历中写上了“熟悉xxx脚本语言”，那么面试官就不可避免的会问你脚本相关的知识点。那么在众多知识点里，评选出来哪个是最常考的呢？个人的经历是正则表达式。

前言接上一篇 https://blog.youkuaiyun.com/moon9999/article/details/106747444，本来想写在一起的，但是后来我想想还希望继续往前面补充，因此还是分成几次来写吧。虚方法virtual要点1：虚方法并不会影响方法的重载，无论是否定义为虚方法，均可重载；要点2：重载时，无论是否为虚方法，均可以super父类的该方法；class father; int flow_id; function new(int id); $display("n

前言接https://blog.youkuaiyun.com/moon9999/article/details/106748050，想到哪补充到哪。cast方法我们需要明确system verilog中的句柄指向规则，概括起来就是：本类句柄可以指向本类实例；父类句柄可以指向全体子类及再传子类实例；原则上子类句柄不可以指向父类句柄，但是当父类句柄指向子类实例时，子类句柄可以指向父类句柄；画一个示意图表示允许的情况如下：就如同，父类是“电器”，子类是“电冰箱”，你可以用“电器”指代任何.

前言之前在几篇博客中提到了下$cast方法的原理和行为：【system verilog】OOP属性下的构造函数new，虚方法virtual和cast方法（4）【system verilog】OOP属性下的构造函数new，虚方法virtual和cast方法（3）【system verilog】OOP属性下的构造函数new，虚方法virtual和cast方法（2）【system verilog】OOP属性下的构造函数new，虚方法virtual和cast方法（1）今天发现之前的说法还是有

前几天有朋友和我讨论，明明$cast函数的功能是修改句柄的指向，为什么我们总是称之为强制类型转换函数？下班的路上我想了一下，感觉还是因为句柄的指向规则和调用特性使得$cast看起来确实是在完成强制类型转换功能。从这一点看，实际上右侧的实例类型并没有被强制转换转换成左侧句柄的类型。但是呢，别忘了还有另外一个性质：父类句柄指向子类空间时，无法调用父类中不存在、子类拓展出来的方法，具体实验请参见系列文章的第四篇。从结果上看，仿佛是右侧的子类空间被强制转换为左侧父类句柄的数据类型了。

前言感觉这个标题可以作为小知识汇总的博文了，继续上次的写：【system verilog】OOP属性下的构造函数new，虚方法virtual和cast方法（3）父类句柄的小疑问今天跟同事讨论父类和子类的问题，就是在（3）中讨论的那个指向问题，然后延伸出了另外一个问题：父类指向子类空间时，能否调用父类不存在的、子类拓展出来的方法？我坚持是可以的，我都指向子类空间了，空间里的东西还不是随便我用？于是乎压了一顿饭。回来之后做实验：class father; int flow_id;

前言今天和某大佬交流了下System Verilog中的OOP属性，本来自己对这块一直感觉还比较良好，但是跟大佬交流后才发现原来要学的还有很多。拓展类的构造函数具体内容可以参考"IEEE system verilog标准" 8.7 "constructors"/8.8 "typed constructor calls"以及绿皮书8.1.4节"拓展类的构造函数"。要点1：无论是否super.new，子类new都会自动调用父类的new；class father; int flow_

两个小时，与chatGPT进行了一场数字IC前端设计岗的面试_尼德兰的喵的博客-优快云博客和GPT-3.5的回答可以对比品尝，味道更好。

动态IR drop： 动态IR drop是指在芯片在工作时，由于电流瞬时变化（如频繁的时钟上升沿或数据传输），导致电压瞬时下降的现象。这些场景中的电流瞬时变化会导致电源供应路径上的电压下降，因为芯片的电源线和地线都具有一定的电阻和电感。综合来说，静态IR drop是芯片在稳态运行时的电压下降，而动态IR drop是芯片在动态工作过程中由于瞬时电流变化引起的电压下降。优化设计结构：在设计阶段，考虑到动态IR drop问题，可以对电路结构进行优化，减少逻辑门之间的电流瞬变，从而降低动态IR drop的影响。

如果在异步复位信号之前执行了任何逻辑操作，那么这些操作可能会被复位信号的影响所覆盖，这可能导致电路在不可预测的状态下运行。在设计数字电路时，经常需要使用一个复位信号来将系统恢复到一个已知的初始状态。信号被用于异步复位，这意味着当复位信号被触发时，所有的寄存器和状态变量将被重置。由于异步复位的影响是立即的，因此。通常是一个复位信号的名称，其中“n”表示该信号是低电平有效的（active-low signal）。信号必须直接连接到电路中的异步复位输入，而不能在其他逻辑和寄存器之前进行逻辑操作。

良好的Verilog编码习惯可以提高代码的可读性、可维护性和可重用性，减少错误和调试的时间，同时也有助于提高代码的质量和可靠性。

最近因为一直做芯片验证岗校招的面试，所以汇总了一些面试题用了大概有两个月了。这周我突然觉得不能总是一套题考察到底，所以开始组织新的面试题了。因此呢，这套旧的题目就放在这个专栏下供大家参考吧。

这是一种常见的总线结构，即通过整体en信号控制整体总线有效，再通过分路en信号（比如strb）控制部分信息有效。

面试基本落下帷幕，对聊到的问题和知识点做一下总结。很多问题回答的不好，结束后也进一步的思考了很多又有了一些新的拓展，也一并总结在这里。

目录前言知识点梳理考点导图进制相关知识时钟分频器状态机异步逻辑异步FIFO异步复位同步撤离时序计算与时序分析手撕代码验证方面的知识储备ASIC设计流程与工具FPGA实操前言好像每年都会给一些师弟师妹或者csdn认识的各位朋友写一点数字IC校招面试的东西，恰好这次五一的征稿我正好把之前写过的做过的进行下汇总整理，条理输出。知识点梳理考点导图之前给同系的学弟学妹分享时做的考点导图，目前看来也不太过时：【IC前端设计校招面试】常见笔.

时序题

前言最近又从验证岗转回设计岗，对设计方向的东西关注又变多了。最近想把之前看过的一些小知识和电路归纳下，以备万一。继续上次的这两个题来写一写，哈哈起始就是引个流。setup time的一些思考点hold time的一些思考点这次的题目是偶然看到的，楞凭着小脑袋瓜记了住，分享一下。题目电路图如上所示，时序信息已在途中标注，已知两个寄存器是相同规格器件，那么求解寄存器的setup time和hold time要满足的条件。分析满足关系：以D1上升沿时刻为0时刻，看D2寄

写这个博客的原因是看到了这个题：时钟周期为T,触发器D1的时钟沿到来到触发器Q变化的时间Tcq（CLK--Q）最大为T1max,最小为T1min,逻辑组合电路的延迟时间最大为T2max，最小为T2min，问触发器D2的建立时间和保持时间。之后又在面试时候又被问到了相关的问题，因此想要总结一下。什么是保持时间（hold time）？保持时间就是指的对于一个触发器来说（如下图的D触发...

还是用题来引出话题吧，看这道笔试题：如图触发器F1、F2、F3和F4的clk到Q的延时Tcq为1ns，setup time为2ns，hold time为1ns，缓冲器的延时为1ns，组合逻辑L1的延时为2ns，L2的延时是4ns。1）如果没有setup时钟违例，该系统的最高时钟频率是多少？（这个可能还需要进一步思考）2）如果F2没有setup违例，clk时钟频率最高可以达到多少？...

前言书接上文：https://blog.youkuaiyun.com/moon9999/article/details/96651652在大体掌握了模块化思维后，我们继续前进。一种非常典型的模块划分思想时把一个大模块(可以称之为系统或子系统)划分为控制部分、数据部分和存储部分，控制部分负责根据所处场景产生各种控制信号输出，数据部分根据控制部分的信号完成对数据的处理，存储部分负责存储数据。顺便提一句...

前言最近课余时间辅导了一个承受着巨大压力裸辞转入IC设计行业的0.1基础小白，成功辅助她拿下两份薪酬还算客观的offer。在辅导的过程中思考了很多以前没有深究或是认为理所当然的问题，自己也收获颇多。鉴于这段经验还挺有意思的，所以记录下来：如何在只有0.1基础的条件下准备两周之后的数字前端IC岗校招面试呢？（以下均为我自己的经验与知识储备，全部是印象流的分析与结论，难免有错误或是疏漏之处，如有发...

前言书接上文：https://blog.youkuaiyun.com/moon9999/article/details/96715661把状态机写完之后，最好自己找个项目实战下，没有必要太大，重点培养自己的并行思维、时序思维和数据流思维，我记推荐一本书《Verilog HDL高级数字设计（第二版）》，书非常厚但是非常有意义，也是我研究生课程教材里对我帮助最大的一本书。有时间的话一定要把这本书吃透，没有...

前言书接上文：https://blog.youkuaiyun.com/moon9999/article/details/96614319目前我们已经进化到0.2形态了，简单来说verilog代码层面已经没有我们不会的了（哈哈(￣▽￣)"），如果还有不会的那就是自己的问题哈。那么接下来我们需要建立模块思维。简单来讲，一个芯片是由若干多层级大大小小的模块构成，每个模块根据输入给出信号输出完成自己的功能...

题目几天前收到了这样一份笔试试题，希望能提供一份参考。恰好最近在家里没事做鼓捣鼓捣还看了点书，因此非常愉快的接下了这个笔试题。RTL这个rtl其实是比较容易实现的，单比特输入，只需要在rtl内部做移位寄存即可，当匹配上对应序列的时候即输出一个单比特脉冲的match信号。当然了，可以做一步参数化，把要匹配的序列作为parameter输入，我觉得也就差不多了吧：module bit_match #( parameter VALUE = 6'b101101)( input.