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RSS订阅原创 AXI驱动DDR之上板验证
原本我是准备把上板验证跟接口实现放在一篇文章里的，最后想了想还是分开。一是上板验证的图比较多；二是想说说调试过程中遇到的问题。其中整个功能的验证在上周我已经完成，最开始我整个功能都是放在BD里面的，由于修改过程中只要动了verilog代码就要重新导BD，又要重新改接口时钟，很麻烦，所以优化了一下。
2024-10-23 18:04:06
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原创 AXI驱动DDR之实现AXI_Full Master接口
ps端通过S00_AXI接口读写DDR；PL端通过S01_AXI接口读写DDR；通过axiM模块来驱动S01_AXI。
2024-10-23 17:12:26
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原创 AXI驱动DDR之AXI总线
类型说明AXI4-Full用于高性能内存映射需求，即今天主要介绍的。AXI4-Lite用于简单的地吞吐量内存映射通信（例如，进出控制寄存器和状态寄存器）用于高速流数据（IP核用的比较多，比如DDS,FFT）
2024-10-23 15:43:56
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原创 FPGA FIFO调试小bug记录
由于项目需要一个AXI驱动程序，在最初仿真过程中，由于偷懒不想去造仿真数据，只仿真了写的时序。上板后，写过程没有多大问题，读过程就和设计不一样了，读过程我写了个状态机突发读16长度的，用FIFO缓存读的数据；有倒回去查看了我写我写的代码，发现是en和data反了，这时我才想明白。读过程中有很多时候最低位都是1，导致FIFO一致在写，所以很块FIFO就写满了，而且FIFO写的过程也没有停，就存在了FIFO无法读空的情况。接着马上回过头来看了一下读的代码，初没找到原因（看的不仔细），没办法只能仿真读时序了。
2024-10-18 23:27:02
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原创 ZYNQ中UART的FIFO复位
网上介绍ZYNQ中UART的文章有很多，在这里就不多介绍了，大多数讲了怎么配置，然后做回环测试，但都没有讲过数据长度错了之后怎么去清空的问题。
2023-09-27 09:55:39
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原创 51单片机学习笔记—按键延时控制程序
/*************************** 说明: 当按键按下后，延时1s后，点亮LED保持；当再次按下按键后，延时1s后，熄灭LED保持**************************/#include <reg52.h>#define uint unsigned int #define uchar unsigned charsbit key = P3^2;//定义按键端口sbit led = P1^0;//定义LED灯端口bit flag;//定义标志位v
2020-06-02 10:26:57
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Xilinx AXI Memory Mapped to Stream Mapper v1.1产品指南
2024-10-24
空空如也
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