ATPG debug | ATPG的仿真调试功能：一种检查仿真值的方法

原创 已于 2025-04-22 14:36:56 修改 · 751 阅读 · 23 ·
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于 2025-02-05 17:47:35 首次发布

Simulation debug capabilities of ATPG: A method to check the values simulated

ATPG’s goal is to create a set of patterns that achieves a given test coverage, where test coverage is the total percentage of testable faults the pattern set detects.

ATPG consists of two main steps: 1) generating patterns to get hard detection only and, 2) performing fault simulation on the generated pattern to determine if the target fault is hard detected or if other undetected faults are possibly detected. Tessent ATPG tools automate these two steps into a single operation or ATPG process. This ATPG process results in patterns you can then save with added tester-specific formatting, enabling a tester to load the pattern data into a chip’s scan cells and otherwise apply the patterns correctly.

The two most typical methods for pattern gene

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VCS仿真学习（6）Debugging simulation mismatches
baidu_34971492的博客
04-24 613
完成本实验后，您应该能够： • 在现有 Verilog 设计中使用 VCS 中的竞态检查器实用程序定位竞态条件 • 找出现有 Verilog 设计中的仿真不匹配 继续使用adder 在实验室文件中，存在由竞争条件引起的错误。 目标是使用 VCS 来识别和定位竞争条件的原因。 一旦更正，您将重新编译和重新仿真以验证我们更正的功能。 这是您将要执行的操作的预览： • 在 A 部分中，您将编译和仿真以查看加法器是否正确运行。 然后，我们将使用 +race 编译时开关并重新编译和重新仿真加法器。 通过检查race
[VCS]后仿真中的几个基本概念
元直的博客
09-09 3050
本文介绍了芯片设计中的网表概念及其验证方法。网表是逻辑电路转化为物理实现的关键文件，包括门级和晶体管级两种类型。文章详细阐述了DC综合流程、DFT可测试性技术，以及不同阶段网表（综合网表、DFT网表、PR网表）的特点。在验证方面，区分了功能验证与网表验证，重点说明了后仿真（时序仿真和功能仿真）的关键作用。文中还涉及了ECO、STA、GLS等专业术语，为理解芯片设计后端流程提供了系统性的概念框架。
2020-12-17
weixin_42788530的博客
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DFTVisualizer debug sim mismatch 首先先起 ATPG session: tessent -shell //调起tessent tool set_context pattern -scan //设置语境 read_flat_model /tsdb_outdir/logic_test_core/.logic_test_core/.atpg_mode_edt_stuck/transition/.fiat.gz
Tessent scan & ATPG(8) Debug low test coverage(低测试覆盖率的原因及debug方法)
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如何利用工具debug测试覆盖率低的原因
ATPG 的TOP的仿真注意事项
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atpg top的仿真问题debug
Tessent scan&ATPG(9) simulation mismatch(debug向量仿真问题)
旺旺家族的传说
09-06 8290
pattern simulation mismatch发生的原因 及debug方法
Tessent scan & ATPG(2) ATPG basic flow
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ATPG 的基本步骤 DFT lib 一般vendor会提供 也可使用 tessent 的libcomp工具 将simulation lib转化为 DFT lib 什么是 simulation lib ? 是仿真专用的库吗? 那仿真和综合 布局布线为什么要分开来? black boxes 存在一些block 不需要做scan chain的 就可以定义为black box; #example add_black_boxed -module core #改变black box 的输出行为 add_black
ATPG之debug
SH_UANG的专栏m(R2)0doJj3*
05-30 8063
ATPG之debug 转自：http://www.blogbus.com/bb2hh-logs/60237492.html  Author：pythonlong 以下根据资料和个人体会整理，如果错误，疑问欢迎请指正，讨论！！ ATPG debug要熟悉TetraMAX工具的一些功能。 STIL文件中定义的各种procedure与dft测试原理的对照。
精选资源
atpg atpg-gd.pdf
08-06
ATPG（Automatic Test Pattern Generation，自动测试模式生成）是一种测试方法，用于检测、诊断和 Debug 集成电路（IC）中的故障。ATPG-GD PDF 文件是 Mentor Graphics Corporation 发布的一份用户手册，详细介绍了 ...
TMAX debug
01-24
本文档提供了关于在使用TMAX进行仿真调试和ATPG图形验证时的一系列技巧和建议。 1. 首先，遇到ATPG图形无法通过测试的情况是常见的。这些问题可能源于ATPG和仿真中使用的模型不一致，或者是在ATPG中未被检测到的...
ATPG——TMAX生成的testbenc增加debug定位option
myx_mike的博客
10-18 2099
ASIC设计，DFT，ATPG
Tessent scan & ATPG(7) 设计规则检查 (DRC)
旺旺家族的传说
05-01 1万+
写在前面, DFT compiler 和Tessent 都有自己独立的DRC的检查, 可能在命名上有所重复,注意区别. Flat model的创建(不是fault model哦) 这里的flat的意思 是 将设计中模块的接线打破,电路全部看成最基本的门电路组成; ATPG工具会使用verilog模型区创建自己的工具内部的设计模型;设计中的cell会转换成ATPG library中的标准单元; #使用 analyze_control_signals create_flat_model check_desi.
5.1 Tessent Atpg系列 第八章 Test Pattern Generation - Verify Test Pattern
ciscomonkey的博客
06-09 7267
为什么要做基于timing的仿真，意义在于可以比较ATPG工具和simulator工具的差异性。因为时序的差异导致不同的结果。首先你需要通过write_patern 这句cmd来写出pattern，默认是parallel 模式，除非你用-serial 指定写出serial, 因为serial 文件非常大，所以你可以使用-sample 开关写出部分pattern即可，工具会根据每一种pattern 类型都会至少保存一只。 另外，你也可以使用-start -end 开关来减少文件大小，但是这样的截取，是不可靠的
[ATPG] test coverage 的计算方法
热门推荐
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11-15 3万+
test coverage 和 fault coverage 的计算方法如下： 所以，在 report_summaries 报告中，一般看到test coverage 比 fault coverage 稍微要高一些。
关于ATPG
weixin_42322256的博客
07-07 6576
对电路进行测试,首先要解决的就是测试生成的问题。测试生成就是针对于特定电路的给定故障, 生成相应测试向量的过程,该测试向量使得故障电路和正确电路的输出不同,该过程解决两个主要问题：........................
ATPG中对fault的分类
SH_UANG的专栏m(R2)0doJj3*
11-15 2万+
ATPG中对fault的分类分类关于NC和NO fault
AU类型的fault占比过高，覆盖率低，Debug步骤
旺旺家族的传说
11-10 5955
AU类型fault占比过高，debug方法
ATPG中经常用到的名词 SPF
SH_UANG的专栏m(R2)0doJj3*
11-13 2万+
ATPG中经常用到的名词SPFSTIL procedure file (SPF)TetraMAX ATPG uses STIL in several different contexts. Design information may be provided to TetraMAX ATPG through the STIL procedure file (SPF). TetraMAX ATPG s
Automatic Test Pattern Genaration(ATPG)
zhongrg的专栏
12-24 4244
 Automatic Test Pattern Genaration(ATPG)自动测试图形向量生成是在半导体电器测试中使用的测试图形向量由程序自动生成的过程。测试向量按顺序地加载与器件的输入脚上，输出的信号被收集并与预算好的测试向量相比较从而判断测试的结果。ATPG有效性是衡量测试错误覆盖率的重要指标。        一个ATPG的周期可以分为两个阶段：    1、测试的生成    2、测试的应
tessent工具生成的controller chain仿真在shift阶段存在x态的mismatch，如何debug
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<think>我们正在讨论Tessent工具中controller chain在shift阶段出现X态不匹配的调试方法。根据之前的上下文，我们知道`set_static_dft_signal_values`用于固定信号值，而`set_dft_signal`用于定义信号类型和行为。现在，针对controller chain（通常指测试控制器的扫描链，如OCC控制器、Wrapper控制器等）在shift阶段出现X态的问题，我们需要系统地进行调试。 调试步骤： 1. **确认静态控制信号固定**： - 使用`set_static_dft_signal_values`确保所有测试控制信号在测试模式下保持固定值，特别是`test_mode`、复位信号等。 - 检查是否遗漏了某些控制信号，例如隔离使能信号（isolation enable）、电源管理信号等。 - 示例命令： ```tcl set_static_dft_signal_values -value 1 -port test_mode set_static_dft_signal_values -value 0 -port power_down ``` 2. **检查Wrapper隔离**： - 如果设计中有Wrapper（例如IEEE 1500），确保在shift阶段隔离信号被激活，以防止功能逻辑的X态传播到扫描链。 - 使用`report_wrapper_cells -isolation_check`来验证隔离单元是否被正确配置[^2]。 - 如果隔离信号没有被固定，则使用`set_static_dft_signal_values`固定它。 3. **检查时钟和复位控制**： - 确保在shift阶段，功能时钟被禁止，而测试时钟被激活。使用`set_dft_signal`正确定义时钟信号。 - 确保复位信号在shift阶段被置为无效状态（通常为0），防止电路被复位。 - 示例： ```tcl set_dft_signal -type Clock -port test_clk -timing {45 55} set_dft_signal -type Reset -active_state 0 -port async_reset ``` 4. **分析仿真波形**： - 在仿真中，重点关注controller chain的输入和输出端口，以及内部关键节点的值。 - 检查在shift阶段，controller chain的移位操作是否正常，时钟是否按照预期切换，数据是否被正确捕获。 - 注意观察X态出现的起始位置，追踪其来源。 5. **检查未初始化的存储元件**： - 如果设计中有未初始化的寄存器或存储器，在测试模式下它们可能输出X态。需要确保在测试开始时通过复位或预初始化来避免。 - 使用ATPG工具生成初始化序列，或者在测试向量开始前添加初始化步骤。 6. **使用Tessent的调试命令**： - 使用`report_dft_signal`命令检查所有DFT信号的定义是否正确。 - 使用`report_scan_configuration`检查扫描链配置是否正确，包括controller chain的移位路径。 - 使用`report_scan_cells`检查扫描单元是否被正确连接，没有断开或短路。 7. **检查约束文件（SDC）**： - 确保在测试模式下，时序约束（特别是时钟和异步路径）正确，避免仿真中出现时序违例导致X态。 8. **逻辑仿真与门级仿真对比**： - 如果RTL仿真通过而门级仿真失败，则可能是由于门级网表中的未建模单元（如某些IP）或时序问题导致。 - 运行带时序反标的门级仿真，检查是否有建立时间或保持时间违例。 9. **ATPG设置检查**： - 在生成测试向量时，检查ATPG的设置，确保没有忽略关键故障模型，并且约束条件设置正确。 10. **使用X-handling选项**： - 在仿真工具中启用X态传播分析功能，帮助追踪X态来源。 - 在Tessent工具中，可以使用`set_simulation_options -x_propagation`来增强X态处理。 11. **层次化设计中的信号传递**： - 在SoC层次化设计中，确保子模块的静态信号值通过顶层正确传递。使用`register_static_dft_signal_names`注册信号，并在顶层设置静态值[^1][^3]。 如果按照以上步骤仍然无法解决，可能需要检查设计中的特定部分，例如： - 是否在测试模式下存在总线竞争（如多个驱动源同时驱动同一个节点）？ - 是否在测试模式下某些组合逻辑路径被激活，而输入未定义？ 最后，建议分步调试，先简化问题（例如只仿真controller chain本身），逐步添加其他部分，直到定位问题。 相关问题： 1. 在Tessent中如何追踪X态传播路径？ 2. 如何验证Wrapper隔离单元在shift阶段的有效性？ 3. 在层次化DFT中，如何确保顶层对子模块控制信号的覆盖？ 4. ATPG向量仿真中出现X态不匹配，如何区分是设计问题还是测试配置问题？</think>### Tessent Controller Chain Shift阶段X态不匹配的调试方法 在Tessent DFT流程中，controller chain（如OCC控制器、Wrapper控制器等）在shift阶段出现X态不匹配是常见问题。以下是系统化的调试步骤： --- #### **1. 确认静态信号固定状态** [^1] ```tcl # 检查关键控制信号是否固定 report_dft_signal -static_values ``` - **必须检查的信号**： - `test_mode`：必须固定为1（整个测试期间） - `func_reset`：必须固定为0（防止意外复位） - `isolation_enable`：Wrapper隔离信号（通常固定为1） - **调试方法**： - 若未固定，使用命令： ```tcl set_static_dft_signal_values -value 1 -port test_mode set_static_dft_signal_values -value 0 -port func_reset ``` - 在仿真波形中验证信号是否全程保持恒定值 --- #### **2. 检查Wrapper隔离有效性** [^2] ```tcl # 验证Wrapper隔离单元状态 report_wrapper_cells -isolation_check ``` - **关键检查点**： - 隔离单元是否在shift阶段阻断功能逻辑输出 - 隔离值是否设置为安全值（0或1）而非X态 - **调试方法**： - 在仿真中检查隔离单元输入/输出： ```verilog // 示例：监视Wrapper单元 $monitor("t=%t ISO_CELL: in=%b out=%b", $time, iso_in, iso_out); ``` - 若隔离失败，确认`set_dft_signal`是否正确定义： ```tcl set_dft_signal -type Constant -active_state 1 -port iso_en ``` --- #### **3. 分析时钟域交叉(CDC)问题** - **典型场景**： - 控制器链穿越异步时钟域 - 时钟门控单元未正确控制 - **调试方法**： 1. 检查时钟定义： ```tcl report_dft_signal -type Clock ``` 2. 确认测试时钟激活时机： ```mermaid sequenceDiagram ATPG->>+Waveform: Shift阶段 Waveform->>+Clock: test_clk=脉冲 Waveform->>+Func_Clk: 保持恒定(0或1) ``` 3. 使用Tessent时序分析： ```tcl report_scan_timing -setup -hold -clock_crossing ``` --- #### **4. 未初始化寄存器检查** - **X态来源**： - 控制器的状态寄存器未复位 - 存储器单元未初始化 - **调试方法**： 1. 在ATPG前添加初始化序列： ```tcl set_atpg -initialize_sequence length 10 ``` 2. 检查寄存器复位定义： ```tcl set_dft_signal -type AsyncReset -active_state 0 -port ctrl_reset ``` --- #### **5. 层次化信号传递验证** - **SoC集成问题**： - 子模块静态信号未传递到顶层 - **调试方法**： ```tcl # 注册子模块信号 register_static_dft_signal_names core1_test_mode -usage global_dft_control # 顶层强制固定 set_static_dft_signal_values -value 1 -port core1_test_mode ``` - 使用Tessent的跨层次追踪： ```tcl report_hierarchical_signals -from core1 -to top ``` --- #### **6. X态传播抑制技术** ```tcl # 在ATPG中启用X态处理 set_atpg -x_generation off set_simulation -x_propagation stop ``` - **高级选项**： - 强制未知态为确定值： ```tcl set_faults -model safe ``` - 使用X-blocking约束： ```tcl add_primary_input_constraint 0 -port uncertain_sig ``` --- #### **7. 分步仿真调试** 1. **最小化测试**： ```tcl set_pattern -capture_cycles 0 # 仅验证shift阶段 ``` 2. **信号追踪**： ```verilog // 在Testbench中添加 initial begin $dumpfile("controller_chain.vcd"); $dumpvars(0, ctrl_chain_inst); end ``` 3. **隔离故障段**： - 从控制器链末端反向检查，定位首个出现X态的触发器 --- ### 调试流程图 ```mermaid graph TD A[X态出现] --> B{静态信号固定？} B -->|No| C[设置set_static_dft_signal_values] B -->|Yes| D{Wrapper隔离有效？} D -->|No| E[修正隔离信号] D -->|Yes| F{时钟正确？} F -->|No| G[调整set_dft_signal时钟] F -->|Yes| H{寄存器初始化？} H -->|No| I[添加初始化序列] H -->|Yes| J[检查层次传递] J --> K[问题解决] ```
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