myx_mike的博客

原创 TMAX跑ATPG在DRC-Checking时直接报scan chain out无法推理unable to infer

上述Error就是因为在combi-logic处有个scan_mode信号的gating，因为scan_mode信号的约束设置没有能够传递到这个combi-logic的gating位置导致的，或者是scan_mode==1信号约束就没有设置上导致的。即scan out的io被逻辑gating住了，即reg/Q ----> combi-logic ----> scan_out在combi-logic被某个信号gating住了。其实这个是很显然的电路问题，少了约束或者就是电路自身有问题。

原创 DC-DFTC工具串scan chain过程中遇到Error(TEST-1313)

回过头再重新去细看log中的Error，发现在TEST-1313之前即有Error出现了，而这个Error的上一步是在执行simulation library的loading动作，所以就怀疑这个simulation library 的loading执行错误导致了接下来的Build Error。在串chain过程中，遇到TEST-1313的Error，从log中看不到其他任何异常的Error，所以只能从TEST-1313入手。

原创 Tessent mbist分组——同一个step中sram数量

原创 Tessent-Shell 的ROM mbist在Tape-out后更新rom code file

ROM mbist更新ROM code file

原创 TMAX 生成at-speed test pattern注意

芯片DFT设计，高速at-speed test，pattern生成注意读取sdc和设置跨时钟域的pattern生成限制

原创 Tessent mbist加一条TCK的bist_clk时钟通路方便debug

bist_clk实质是Memory clk中的一路clock，即bist_clk是选的memory clk中的一个，所以这个mux是插在memory clk上面的，可能会影响到memory的clock delay从而影响memory性能。插入的tessent_persistent_cell_tck_mux_*_inst，可以指定其插在port上，也可以说buf或者ckcell的output pin上面，具体位置在spec中指定node就行。

原创 DC综合工具脚本抓取全部scan chain上的cell

芯片可测性设计DFT

原创 Tessent ATPG diagnose

原创 IC设计之Verilog代码规范——转发

2）设计时使用的语法，主要为下述a,b,c三类。1）设计时不用的语法。结构，主要有以下三种。

原创 Verilog HDL建模(带VDD&VSS）——转发

wire sbar;//实例化PMOS开关。//定义CMOS反相器。//定义CMOS锁存器。

原创 VCS时序后仿真sdf反标

原创 车规级芯片

车载芯片 AEC-Q100

原创 VCS时序后仿真——设置特定instance不做时序检查

1. 一种方式是通过tcheck instance_name -xgen -disable，在sim的ucli tcl中运行，可以将不需要时序检查的violation cell不产生X而影响到时序后仿真的结果，但log中依旧会报告有时序Timing violation。2. 这里重点讲的是另一种方式，可以对特定instance设置不检查时序timing check。首先，在vcs 命令加一个+optconfigfile+file_name的命令option。

原创 Tessent在插Memory的mbist的时候可以设置给mem周围插mem bypass的scan chain

Tessent mbist scan bypass mem

原创 Tessent 重新配置mbist pattern spec中的测试时钟频率

DFT设计，mbist电路

原创 DC综合的一些要禁用的Process library cell

通常，在Foundary厂提供的library 文档中中描述的这些High Performance Code cell和 CG Cell都是要求DC综合要禁用的。这些cell会留给后端layout 设计的时候放到Layout上面去，而DC综合是不能用的。当DC综合需要禁用一些Process强调的library cell的时候，需要DC综合设置dont_use_cell的命令。

原创 DC综合——clock-gating-style设置

注意，observation point logic是接在clock-gating cell内部的，集成式integrated-latch的clock-gating cell就会接不进去这个observation point logic，就必须用组装式的clock-gating cell。注意，这里的-control_signal scan_enable，这里可以用-control_signal test_mode，但必须要这个设置放在DC的compile/conpile_ultra之前。

原创 变量转化的一个tcl脚本

把setup.tcl中设置的变量转化成WB的namespace 空间里面的变量值。

原创 DC综合——开了constant和unload register的remove优化选择再指定某些constant和unload register不会被优化掉

芯片，ARM，FPGA

原创 VCS仿真——从vcs的option向testbench传递变量参数

芯片设计 ASIC FPGA DFT 仿真

原创 ATPG——TMAX生成的testbenc增加debug定位option

ASIC设计，DFT，ATPG

原创 DFTC的OCC不能级联

当一个设计中存在多个PLL时，输入到每个PLL单元的参考时钟必须是测试模式下的自由运行时钟（PLL的输入时钟必须是free-run的，不能被阻塞，否则PLL会停止震荡导致PLL出错）。必须注意确保OCC控制器不会插入到会阻塞到下游PLL单元的自由运行时钟的位置。②这样使得UPLL1的输出时钟free-run clock能直接传送到UPLL2的输入端作为UPLL2的reference clock，从而UPLL2能够正常操作、稳定输出free-run的PLL clock。

原创 DC综合脚本之compile之前识别macro 或已综合的cell并将其设置为donttouch cell

在compile之前，将mapped cell全部设置为donttouch cell。

原创 DC综合之存储equivalence information（SVF & VSDC）

DC综合，LEC，formality

原创 Tessent EDT 之External flow与Internal Flow

ATPG DFT Tessent EDT

原创 TMAX testcoverage之remove_faults *匹配

ATPG TMAX DFT

原创 tessent mbist生成mbist SDC

tessent mbist dc_shell SDC

原创 TCL脚本之if判断存在

tcl脚本

原创 Xilinx的FPGA IP block的DFT test coverage

Xilinx的FPGA IP block的DFT指标