UART串口发送_verilog学习6

已于 2025-03-31 00:32:32 修改
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分类专栏： verilog学习 文章标签： 学习 fpga开发 笔记 fpga verilog
于 2025-03-27 20:26:05 首次发布
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
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版权

一、UART基本概念

UART（Universal Asynchronous Receiver/Transmitter）是一种异步串行通信协议，采用单工或半双工模式，通过两根信号线（TX发送、RX接收）实现数据传输。其核心规则包括：

  1. 波特率：传输速率，如9600、115200等，收发双方需严格同步。
  2. 数据帧格式：
    • 起始位：1位逻辑0，标志传输开始
    • 数据位：5-8位（通常为8位），从低位到高位发送
    • 校验位：1位奇偶校验（可选）
    • 停止位：1/1.5/2位逻辑1，标志传输结束
    • 空闲位：持续高电平

  3. 分频系数

    公式：                         分频系数=系统时钟频率 / 波特率

二、FPGA实现

module uart_byte_tx(
    clk,
    rst,
    Data,
    send_en,
    Baud_set,
    uart_tx,
    Tx_done
    );
    
    input clk,rst;
    input [7:0]Data;
    input [2:0]Baud_set;
    input send_en;
    output reg uart_tx;
    output reg Tx_done;
    
    //Baud_set=0 波特率=9600
//             1       19200
//             2       38400
//             3       57600
//             4       115200
    
    reg [17:0]div_counter;
    reg [17:0]bps_DR;
    
    always@(*)
        case(Baud_set)
            0:bps_DR=1000000000/9600/20;
            1:bps_DR=1000000000/19200/20;
            2:bps_DR=1000000000/38400/20;
            3:bps_DR=1000000000/57600/20;
            4:bps_DR=1000000000/115200/20;
            default:bps_DR=1000000000/9600/20;
        endcase
    
    always@(posedge clk,negedge rst)
    begin
        if (!rst)
            div_counter<=0;
        else if (send_en==1)begin   //send_en高电平开始计数
            if(div_counter==bps_DR-1)
                div_counter<=0;
            else                
                div_counter<=div_counter+1;
         end
    end
    
    reg [3:0]bps_cnt;
    
    always@(posedge clk,negedge rst)            //定义大计数器11位的
    begin
        if (!rst)
            bps_cnt<=0;                                         
        else if(send_en)
        begin
            if (div_counter==bps_DR-1) 
            begin
                if(bps_cnt==10)
                   bps_cnt<=0;
                else 
                    bps_cnt<=bps_cnt+1;
            end
        end
        else 
            bps_cnt<=0;
    end
    
    always@(posedge clk,negedge rst)
        if(!rst)
        begin
            uart_tx<=1;
            Tx_done<=0;
        end
        else
            begin
            case(bps_cnt)
            0:begin uart_tx<=0;Tx_done<=0; end  //Tx_done置为0
            1:uart_tx<=Data[0];
            2:uart_tx<=Data[1];
            3:uart_tx<=Data[2];
            4:uart_tx<=Data[3];
            5:uart_tx<=Data[4];
            6:uart_tx<=Data[5];
            7:uart_tx<=Data[6];
            8:uart_tx<=Data[7];
            9:uart_tx<=1;
            10:begin uart_tx<=1;Tx_done<=1;end //uart_tx默认是保持高电平的
            default:uart_tx<=1;
            endcase
        end  
        
endmodule

 仿真验证代码

`timescale 1ns / 1ns
module uart_byte_tx_tb();

    reg clk,rst;
    reg [7:0]Data;
    reg [2:0]Baud_set;
    reg send_en;
    wire uart_tx;
    wire Tx_done;

    uart_byte_tx uart_byte_tx(
        .clk(clk),
        .rst(rst),
        .Data(Data),
        .send_en(send_en),
        .Baud_set(Baud_set),
        .uart_tx(uart_tx),
        .Tx_done(Tx_done)
        );
    
    initial clk=1;
    always #10 clk=~clk;
    
    initial begin
        rst=0;
        Data=0;
        send_en=0;
        Baud_set=4;
        #201;
        rst=1;
        #100;
        Data=8'h57;
        send_en=1;
        #20;  
        @(posedge Tx_done);
        send_en=0; 
        #20000;
        Data=8'h75;
        send_en=1;
        #20;
        @(posedge Tx_done); 
        #20000;
        send_en=0;
        $stop;
    end
    
endmodule

 

但此时有一些问题，在uart_tx在空闲状态应该是高电平。

放大会发现此时uart_tx变为零是因为bps_cnt等于0导致的。因为下列语句导致的

            case(bps_cnt)
            0:begin uart_tx<=0;Tx_done<=0; end  //Tx_done置为0
            1:uart_tx<=Data[0];

经过调试后：波形符合理论结果

调试后的代码如下：

module uart_byte_tx(
    clk,
    rst,
    Data,
    send_en,
    Baud_set,
    uart_tx,
    Tx_done
    );
    
    input clk,rst;
    input [7:0]Data;
    input [2:0]Baud_set;
    input send_en;
    output reg uart_tx;
    output reg Tx_done;
    
    //Baud_set=0 波特率=9600
//             1       19200
//             2       38400
//             3       57600
//             4       115200
    
    reg [17:0]div_counter;
    reg [17:0]bps_DR;
    
    always@(*)
        case(Baud_set)
            0:bps_DR=1000000000/9600/20;
            1:bps_DR=1000000000/19200/20;
            2:bps_DR=1000000000/38400/20;
            3:bps_DR=1000000000/57600/20;
            4:bps_DR=1000000000/115200/20;
            default:bps_DR=1000000000/9600/20;
        endcase
    
    always@(posedge clk,negedge rst)
    begin
        if (!rst)
            div_counter<=0;
        else if (send_en==1)begin   //send_en高电平开始计数
            if(div_counter==bps_DR-1)
                div_counter<=0;
            else                
                div_counter<=div_counter+1;
         end
         else
            div_counter<=0;
    end
    
    reg [3:0]bps_cnt;
    
    always@(posedge clk,negedge rst)            //定义大计数器11位的
    begin
        if (!rst)
            bps_cnt<=0;                                         
        else if(send_en)
        begin
            if (div_counter==1) 
            begin
                if(bps_cnt==11)
                   bps_cnt<=0;
                else 
                    bps_cnt<=bps_cnt+1;
            end
        end
        else 
            bps_cnt<=0;
    end
    
    always@(posedge clk,negedge rst)
        if(!rst)
        begin
            uart_tx<=1;
            Tx_done<=0;
        end
        else
            begin
            case(bps_cnt)
            1:begin uart_tx<=0;Tx_done<=0; end  //Tx_done置为0
            2:uart_tx<=Data[0];
            3:uart_tx<=Data[1];
            4:uart_tx<=Data[2];
            5:uart_tx<=Data[3];
            6:uart_tx<=Data[4];
            7:uart_tx<=Data[5];
            8:uart_tx<=Data[6];
            9:uart_tx<=Data[7];
            10:uart_tx<=1;
            11:begin uart_tx<=1;Tx_done<=1;end //uart_tx默认是保持高电平的
            default:uart_tx<=1;
            endcase
        end  
        
endmodule

三、设计一个数据发送器每10ms以115200的波特率发送给数据，每次发送的数据比之前遥感数据大1

底层模块：

module uart_byte_tx(
    clk,
    rst,
    Data,
    send_en,
    Baud_set,
    uart_tx,
    Tx_done
    );
    
    input clk,rst;
    input [7:0]Data;
    input [2:0]Baud_set;
    input send_en;
    output reg uart_tx;
    output reg Tx_done;
    
    reg [17:0]div_counter;
    reg [17:0]bps_DR;
    
    always@(*)
        case(Baud_set)
            0:bps_DR=1000000000/9600/20;
            1:bps_DR=1000000000/19200/20;
            2:bps_DR=1000000000/38400/20;
            3:bps_DR=1000000000/57600/20;
            4:bps_DR=1000000000/115200/20;
            default:bps_DR=1000000000/9600/20;
        endcase
    
    wire bps_clk;
    assign bps_clk=(div_counter==1);
    
    always@(posedge clk,negedge rst)
    begin
        if (!rst)
            div_counter<=0;
        else if (send_en==1)begin   //send_en高电平开始计数
            if(div_counter==bps_DR-1)
                div_counter<=0;
            else                
                div_counter<=div_counter+1;
         end
         else
            div_counter<=0;
    end
    
    reg [3:0]bps_cnt;
    
    always@(posedge clk,negedge rst)            //定义大计数器11位的
    begin
        if (!rst)
            bps_cnt<=0;                                         
        else if(send_en)
        begin
            if (div_counter==1) 
            begin
                if(bps_cnt==11)
                   bps_cnt<=0;
                else 
                    bps_cnt<=bps_cnt+1;
            end
        end
        else 
            bps_cnt<=0;
    end
    
    always@(posedge clk,negedge rst)
        if(!rst)
            uart_tx<=1;            //默认为高电平输出
        else
            begin
            case(bps_cnt)
            1:uart_tx<=0;  //Tx_done置为0
            2:uart_tx<=Data[0];
            3:uart_tx<=Data[1];
            4:uart_tx<=Data[2];
            5:uart_tx<=Data[3];
            6:uart_tx<=Data[4];
            7:uart_tx<=Data[5];
            8:uart_tx<=Data[6];
            9:uart_tx<=Data[7];
            10:uart_tx<=1;
            11:uart_tx<=1; //uart_tx默认是保持高电平的
            default:uart_tx<=1;
            endcase
        end  

    always@(posedge clk,negedge rst)
        if(!rst)
            Tx_done<=0;
        else if((bps_clk==1)&&(bps_cnt==10))
            Tx_done<=1;
        else
            Tx_done<=0;
        
endmodule

顶层模块：

module uart_tx_test(
    clk,
    rst,
    uart_tx
    );

    input clk;
    input rst;
    output uart_tx;

    reg  send_en;
    reg [7:0]Data;

    uart_byte_tx uart_byte_tx(
        .clk(clk),
        .rst(rst),
        .Data(Data),
        .send_en(send_en),
        .Baud_set(3'd4),    //波特率为11520
        .uart_tx(uart_tx),
        .Tx_done(Tx_done)
        );
        
    reg [18:0]counter;
    always@(posedge clk,negedge rst)
    begin
        if (!rst)
            counter<=0;
        else if (counter==499999) //10ms
                counter<=0;
            else                
                counter<=counter+1;
    end     
    
    always@(posedge clk,negedge rst)      
        if(!rst)
            send_en<=0;
        else if (counter==1)
            send_en<=1;
        else if(Tx_done)
            send_en<=0;
         
    always@(posedge clk,negedge rst)
        if(!rst) Data<=0;
        else if(Tx_done)
            Data<=Data+1;
        
endmodule

 

仿真测试代码

`timescale 1ns / 1ps
module uart_tx_test_tb(

    );
    
    reg clk,rst;
    wire uart_tx;
    
    uart_tx_test uart_tx_test(
        .clk(clk),
        .rst(rst),
        .uart_tx(uart_tx)
        );

    initial clk=1;
    always #10 clk=~clk;
    
    initial begin
        rst=0;
        #201;
        rst=1;
        #50000000;
        $stop;
        end        
        
endmodule

 

放大

做到了每10ms发送一次数据，且Data逐次+1 

【SugerTangYL】UART串口通信 Verilog
m0_58628321的博客
07-24 1116
我好久之前就想做写通信协议接口的，之前写了RISC-V的处理器内核，想试试看SOC怎么搭，所以学习了下UART接口。
verilog实现uart串口接收和发送
06-07
使用DDR200T开发板的usb-uart接口，进行主机和DDR200T开发板的通信，附测试文件。
UART Verilog (串口通信Verilog HDL代码)
08-24
UART Verilog HDL代码,经过RTL仿真和FPGA验证。 波特率支持9600~921600等8种,并支持灵活可配。
UART串行通信Verilog实现~~~~
05-16
UART串行通信Verilog实现，带代码注释，便于维护和修改，亲测可用~~~
UART异步串口通信收发模块的verilog实现
对着FPGA一顿呱呱学
04-25 1240
UART是一种采用异步串行通信方式的通用异步收发传输器（universal asynchronous receiver-transmitter），它在发送数据时将并行数据转换成串行数据来传输，在接收数据时将接收到的串行数据转换成并行数据。UART串口通信需要两根信号线来实现，一根TX用于串口发送，一根RX负责串口接收。起始位：空闲时为“1”，当检测到“0”，认为数据传输开始数据位：传输开始后传递的需要接收和发送的数据值。
UART串口协议verilog代码实现及仿真（带工程）
最新发布
yi_c_daodi的博客
12-05 1608
本项目包含四个工程文件:（vivado工程）TX模块代码及仿真文件uart_tx.v、uart_tx_tb.vRX模块代码及仿真文件uart_rx.v、uart_rx_tb.vTX与RX模块均支持自定义数据位、停止位、时钟频率、波特率以及校验方式，本项目定义如下7?8?1.5?2?
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Verilog串口通信程序(详细注释)
12-20
Verilog串口通信程序，详细注释自己看了很多材料以后，精心整理的串口通信实验原理和指导，在网上找了很多代码，大部分因为没有很好的注释，看起来很头疼，于是自己写了一份，附带详细的注释，在modelsim仿真器上已经得到验证，现在传上来，仅供参考。 PS1:最后部分给出了一个测试文件，写的非常简单，只是验证了功能，不是很好的测试； PS2：代码部分看上去有点乱，因为在word中代码的层次结构无法清晰显示，如有需要，下载后把代码copy到notepad++这种类似的专用变成工具里面，就很清晰的显示代码和注释了。
UART收发完整verilog代码
02-25
经测试可以正确收发，而且用比较少的资源实现，非诚适合在小芯片或者资源比较少的开发芯片上设计与实现！
UART串口verilog代码源程序
02-11
verilog源码，串口代码，亲测可用 波特率可调 将底层串口接上的信号转成并行。
testapbuart_uart_apb_verilog_Apb_
10-01
本项目"testapbuart_uart_apb_verilog_Apb_"提供了基于APB总线的UART串口的Verilog实现，这对于理解和设计嵌入式系统的通信模块至关重要。 UART的核心功能包括串行到并行（Ser2Par）转换和并行到串行（Par2Ser）...
Verilog UART串口详解（代码及整体思路）
2301_76461741的博客
09-21 7759
UART的全称是通用异步收发器UART是一个通用的接口协议，被广泛的应用在各类MCU和SOC产品上。“不需要额外的时钟线进行数据的同步传输”，只要信号拉低，就可开始传送数据。RXD和TXD（一个数据的发送方和一个数据的接收方 ），其中RXD 是 UART 的接收端TXD 是 UART 的发送端，接收与发送是全双工形式。它可以和各种标准串行接口，如 RS 232 和 RS 485 等进行全双工异步通信， 具有传输距离远、成本低、可靠性高等优点。
verilog-UART驱动流程
fly_802的博客
08-25 492
uart的verilog实现
UART 串口收发模块设计及Verilog实现
qq_24287711的博客
04-21 8626
并没有支持奇偶检验，故没有奇偶校验位。并不支持数据位宽可配，数据位位宽固定为8bit。支持输入时钟与波特率可配。原理图如下，分两个大模块，一个==数据接收控制模块（Receive_Control）==，一个数据发送控制模块（Send_Control）。模块启动后，接收模块一直在接收数据uart_rx。每当有新数据发送过来时，将新的8位数据放置于rx_data中，接收完成信号rx_data会置高。
Verilog-UART串口通信协议
Anzg256的博客
04-13 2582
uart：通用异步收发传输器（Universal Asynchronous Receiver/Transmitter)，是一种通用串行数据总线，用于异步通信。uart能实现双向通信，在嵌入式设计中，它常用于主机与辅助设备通信。uart包括RS232、RS449、RS432、RS422和RS485等接口标准规范和总线标准规范，既uart是异步串行通信口的的总称。
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