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RSS订阅原创 SPI协议解读
SPI是一个同步的数据总线，总共有四根线，分别为：SCLK、CS、MISO、MOSI。产生时钟的一侧为主机（master），另一侧为从机(slave)，主机只有一个，从机可以有多个，分为一主一从、一主多从以及菊花式连接方式的一主多从。整体的传输大概可以分为以下几个过程：①：主机先将NSS信号拉低，这样保证开始接收数据；②：当接收端检测到时钟的边沿信号时，它将立即读取数据线上的信号，这样就得到了一位数据（1bit）;
2024-05-06 21:42:09
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原创 UART异步串口通信收发模块的verilog实现
UART是一种采用异步串行通信方式的通用异步收发传输器（universal asynchronous receiver-transmitter），它在发送数据时将并行数据转换成串行数据来传输，在接收数据时将接收到的串行数据转换成并行数据。UART串口通信需要两根信号线来实现，一根TX用于串口发送，一根RX负责串口接收。起始位：空闲时为“1”，当检测到“0”，认为数据传输开始数据位：传输开始后传递的需要接收和发送的数据值。
2024-04-25 17:36:05
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原创 关于DDR3 IP（MIG IP控制）的总结和使用
RAM：随机存取存储器。与CPU直接进行数据交互的内部存储器，随时读/写，常常作为操作系统或程序的临时数据存储，掉电不保留数据。常见有：SRAM、SDRAM、DRAM、DDR。其中，SRAM是静态存储器，不需要刷新电路来保存内部数据；DRAM是动态随机存储器，需要不断的刷新电路来保存数据。ROM：只读存储器。事先写好的，里面的数据不可更改，只能进行读操作，不能进行写操作，掉电后其中的数据也不会改变。常见的有SSD、HDD、flash。
2024-04-14 16:04:34
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原创 FIFO IP的一些理解
设备A的数据宽度为[7:0]，一共8位。FIFO 已满或将要写满时由 FIFO 的状态电路发出的一个信号，以阻止 FIFO 的写操作继续向 FIFO 中写数据而造成溢出，当FIFO中的数据满了以后将不再能进行数据的写入。FIFO 已空时由 FIFO 的状态电路发出的一个信号，以阻止 FIFO 的读操作继续从 FIFO中读出数据而造成无效数据的读出，当FIFO为空的时候将不能进行数据的读出。异步FIFO：读写属于不同的时钟，有两个作用，一个是实现跨时钟域数据传递，另一个作用是实现不同数据宽度的数据接口。
2024-04-11 10:13:26
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MATLAB 对音频的处理，实现男声、女声和童声的变换，显示时域图和频谱图
2024-04-25
空空如也
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