【PLL】分频器：其他拓扑

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于 2025-03-07 15:49:40 发布

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分类专栏： PLL 文章标签：学习

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基于预分频器的分频器提供了标准可编程分频器的通用功能，其他分频器拓扑

1. 相位选择分频器

DMD来自脉冲吞咽技术。

如果以等于VCO的单个周期的相位阶跃来执行相位跳变，则可以实现相同的功能。

例如，如果4分频电路提供相位分辨率为90 kHz的正交输出，则每次4分频输出后的单个相位跳变将导致5分频功能，因为每次相位跳变等于跳过一个VCO时钟周期。

如果两相阶跃跳变，则相当于吞下VCO的两个周期，从而导致6分频操作。

因此，脉冲吞咽4/5预分频器也可以在从4分频器产生正交相位之后设计有相位选择电路。

16/17双模分频器：（a）采用传统的4/5预分频器，（b）采用相位选择4/5预分频器

16/17双模分频器
传统4/5预分频器	相位选择4/5预分频器
三个同步DFF 增加了预分频器本身的功耗增加了VCO输出缓冲器的功耗	如果4分频分频器采用两个级联TFF VCO输出缓冲器将采用单个TFF 显着降低功耗

注意，正交相位可以很容易地由级联的TFF产生，并且相位选择分频器不需要多相位VCO的设计。
与相位内插小数N分频器一样，相位选择分频器需要仔细设计相位控制电路，以最大限度地减少相位失配和相位选择分频器多个相位中的潜在毛刺问题。
注意，由于相位选择速率与参考速率一样低，因此4分频器输出端的相位失配会在频率合成器中产生参考杂散。

2. 相位内插小数N分频器

如果VCO可以提供多个相位，

则可以通过在整数N分频器的输出处插入相位来实现具有非整数分频比的分频器，即分数N分频器。

该预分频器包含一个4级差分环形VCO和一个相位控制电路。

采用4级差分环形VCO的8个相位，使相位分辨率达到VCO周期 $T_{VCO}$ 的1/4。

如图时序图所示，当相位从 $\varphi _k$ 跳到 $\varphi _{k+1}$ 时，VCO周期的四分之一的额外相位被内插。

插值时间Δt等于

$\Delta t=\frac{T_{VCO}}{4}$

单相跳变等于VCO周期的四分之一。

如果MC信号总是被设置为高，则对于每个参考时钟周期发生相位跳变，产生DMD的输出周期Tdiv:

$T_{div}=(4+\frac{1}{4})T_{VCO}$

如图所示的这种分数模预分频器也被认为是脉冲吞除预分频器，因为四分之一TCLK的相位插值类似于吞除VCO的子周期。

相位内插小数N分频器使PLL能够在给定频率分辨率下具有高参考频率，但它需要精心设计才能在多个相位之间实现良好的匹配和线性度。

3. （2^6+M）多模分频器

传统的基于预分频器的分频器的缺点是具有最小分频比。

分数N频率合成器可以使用高参考频率，而不管频率分辨率如何，需要具有低最小分频比的多模分频器。

为了具有低分频比多模分频器，可以考虑使用级联的2/3预分频器，即（2^k +M）多模分频器。

通过对每个2/3预分频器采用脉冲吞除方法

级联的2/3预分频器实现等于脉冲吞除周期数加上 $2^k$ 的分频比，其中k是2/3预分频器的数目。

例如，如图所示，在第三级2/3预分频器中吞入一个脉冲等于输入时钟的四个周期。

利用二进制加权模数控制，可以以 $2^k$ 的最小分频比对各种分频值进行编程，并且通过利用二进制加权函数连续吞除时钟周期来实现分频比的增加。

图中的分频比N：

$N=8+D_0+2D_1+4D_2$

由于2/3预分频器用作第一级预分频器，该拓扑结构的功耗可以低于基于预分频器的分频器的标准拓扑结构。

具有级联的2/3预分频器为模数控制提供了苛刻的时间裕度。

4. 再生分频器

4.1 米勒分频器

早期频率合成器中采用的再生分频器是由

混频器
倍频器
低通滤波器

组成的基于反馈的电路。这种面向模拟的分频器，即米勒分频器，可以在比传统数字分频器更高的频率下工作。

如图所示，再生分频器通过在反馈路径中使用倍频器和混频器来进行分频，以产生拍音。

假设使用乘法因子为（N-1）的倍频器。米勒分频器的输出频率：

$\left\{\begin{matrix} f_{out}=f_{in}-f_{fb}=f_{in}-(N-1)f_{out} \\ \\f_{out}=\frac{f_{in}}{N} \end{matrix}\right.$

注意，如果在反馈路径中使用乘法因子N而不是（N − 1），我们也可以获得分数分频比。
米勒分频器不基于数字计数时钟边沿来执行分频，而是使用具有小信号波形的混频器和乘法器，
因此可以在非常高的频率下工作。
米勒分频器具有高速工作特性，但由于功耗高、面积大，环路增益和锁定范围的控制也增加了设计的复杂性。