- 博客(67)
- 收藏
- 关注
RSS订阅原创 CAN及CANFD协议
本文参考 ISO11898、BOSCH-CAN Specification 2.0、BOSCH-CAN with Flexible Data-Rate 1.0 标准以及瑞萨科技的CAN入门书。
2025-03-18 23:59:31
998
原创 SENT接口
本文参考标准《SAE J2716_201604》。SENT（Single Edge Nibble Transmission）协议是SAE协会推出的一种点对点、单向传输方案，被用于车载传感器和ECU之间的数据传输。SENT采样单线连接，无需请求命令即可连续接收数据，是具有更高传输精度和更强抗电磁干扰性的低成本车载通信方案。下图为SENT标准的结构和传输层的关系图，分为物理层、数据链路层和应用层。物理层：物理层定义了信号的电气特性、时钟容差和传输速率。数据链路层：定义了帧结构、消息格式和错误检测方法。
2025-03-18 22:22:42
662
原创 PSI5接口
本文参考标准《110601_psi5_spec_v20_base》PSI5（Peripheral Sensor Interface）通信是由奥托利夫（Autoliv）、博世（Bosch）、大陆集团（Contimental）协同协会两大飞思卡尔半导体和TRW等共同制定。PSI5是一种开放标准，基于用于外设气囊传感器的现有传感器接口，目前已在数百万个气囊系统中得到验证。传感器数据可通过双线接口同时进行同步和异步传输。PSI5通信协议的技术特性和低实施成本，使它同样适合许多其他汽车传感器应用。
2025-03-18 22:15:11
695
原创 AK 接口
本文参考KMI25/2产品手册（High performance rotational speed sensor）AK协议是一种轮速传感器（WSS）和电子控制单元（ECU）的标准接口，单线接口，用于数据信号的传输。传感器产生的信号经过信号调制单元处理，产生速度信号和数据信号。I_CCH（High-level supply current），一般取28吗A，用于速度脉冲；I_CCM（MID-level supply current），一般取14mA，用于数据协议位；
2025-03-18 22:01:01
630
原创 LIN接口
本文参考标准《LIN Specification Package-Revision 2.2A》。LIN是一种基于UART/SCI传输协议的总线标准，作为一种串行通信协议，其具有低成本的特点，常用于传输速度要求不高的场合中。LIN总线的工作模式为单主多从模式，工作时无需仲栽机制；LIN 协议基于UART/SCI接口标准，兼容多数微控制器，具有成本低的特点；为单总线结构，物理层建设成本极低，符合ISO9141国际标准；总线电平分为显性和隐性，其中‘0’为显性电平，“1’为隐性电平；
2025-03-18 00:08:24
1100
原创 RGB与YCbCr转换算法
为了研究RGB模型，我们需要从光线的底层物理组成开始分析。光也属于电磁波，有着同样的特性，电磁波光谱图。在电磁波波段中，400-700nm范围内为可见光波段，即人眼可见的光，大自然的色彩均是由可见光组成的。红、绿、蓝三色被称为三原色。饱和度均为100%的RGB能组合8种颜色，那么当RGB饱和度在0~100%（色彩深度）变化时，就能细分组合出更多的颜色。计算机处理的BMP图片为24bit的位图，即每一通道的颜色可以细分为28。
2024-11-17 17:26:34
1389
原创 AXI4-Full 接口
AXI4-Full 是 AMBA AXI (Advanced eXtensible Interface) 协议的完整版本，它是一种高性能、可扩展的接口协议，用于嵌入式系统中的片上总线。AXI4-Full 设计用于连接多个主设备（如处理器核心）和从设备（如内存控制器和外设接口），以实现高效的数据传输和系统控制。通道（Channels）读地址通道（Read Address Channel）：用于传输读事务的地址和控制信息。读数据通道（Read Data Channel）：用于从从设备向主设备传输数据。
2024-10-15 13:59:10
1492
1
原创 AXI4-Lite 接口
AXI4-Lite 是 AMBA AXI4 协议的一个简化版本，专为简单的控制寄存器访问和不需要完整 AXI4 协议复杂性的场景而设计。它提供了一个轻量级的接口，适用于不需要高速数据传输或复杂内存管理单元（MMU）操作的设备和外设。简化的信号集：AXI4-Lite 只包含了 AXI4 协议中最基本的信号，以支持简单的读写操作。不支持突发传输：与完整的 AXI4 协议不同，AXI4-Lite 不支持突发（burst）传输，所有事务都是单拍（burst length 为 1）。固定数据宽度。
2024-10-15 13:49:06
1402
原创 Xilinx MIG IP核使用说明
对于 DDR3 设计，若 DDR3 时钟大于 667 MHz，则需要一个 MMCM 专门用来产生 300MHz 或 400MHz 时钟作为 IDELAY 参考时钟（具体选用 300MHz 还是 400MHz 取决于 FPGA 速度等级），其他情况使用 200MHz 时钟作为 IDELAY 参考时钟。当 app_wdf_wren 和 app_wdf_rdy 同时有效，写数据被写入数据写 FIFO。4:1 模式下用户接口数据位宽为 64bit，写入 64bit 数据（0000_0806_0000_0805）
2024-10-14 16:10:32
1146
原创 AMBA总线介绍
了解AMBA 总线架构和协议概述AMBA 发展历程协议介绍PS 与 PLAXI 简介AXI 协议AXI3 与 AXI4 的区别Write interleaving（写交织）AXI-LiteAXI4 Master连接到AXI3 SlaveAXI3 Master连接到AXI4 Slave参考资料高级微控制器总线体系结构（英语：Advanced Microcontroller Bus Architecture, AMBA）是用于连接和管理片上系统（SoC）设计中功能块的开放标准片上互连规范。
2024-10-14 15:50:55
1353
原创 APB接口协议
APB（Advanced Peripheral Bus）是AMBA总线的一部分，从1998年第一版至今共有3个版本。AMBA2 APB：定义最基本的信号 interface, 读写 transfer, APB bridge, APB slave.AMBA3 APB：增加定义信号 PREADY, PSLVERR 来支持 wait state 和 Error reporting 的功能。
2024-10-14 15:09:39
1376
原创 AXI4-Stream
这是一种连续流接口，不需要地址线（很像 FIFO ，一直读或一直写就行）。对于这类 IP ，ARM 不能通过上面的内存映射方式控制（ FIFO 根本没有地址的概念），必须有一个转换装置，例如 AXI DMA 模块来实现内存映射到流式接口的转换。AXI Stream 适用的场合有很多：视频流处理；通信协议转换；数字信号处理；无线通信等。其本质都是针对数据流构建的数据通路，从信源（例如 ARM 内存、 DMA 、无线接收前端等）到信宿（例如 HDMI 显示器、高速 AD 音频输出，等）构建起连续的数据流。
2024-09-25 22:23:31
976
原创 SD卡协议
SD卡的协议是一种简单的命令/响应的协议。全部命令由主机发起，SD卡接收到命令后并返回响应数据。根据命令的不同，返回的数据内容和长度也不同。SD卡命令是一个 6 字节组成的命令包，其中第一个字节为命令号， 命令号高位 bit7-6 为固定的 “01“，其它 6bit 为具体的命令号。第 2-5 字节为命令参数。第 6 个字节为 7bit 的 CRC 校验加 1bit 的结束位。如果在 SPI 模式的时候，CRC 校验位为可选。
2024-09-25 21:37:27
966
原创 IBERT 眼图机制
左图是我们常用示波器看到的眼图效果，右图是使用 IBERT 的眼图。IBERT 眼图会比示波器眼图更小，是由于受到非常低概率抖动和噪声的影响，眼图有些许闭合。UI 换算与 GT 的速率有关，以12.5 Gb/s 为例，1 UI = 1000/12.5 ps = 80 ps。但是选择精度更高意味着采样点数更多，例如 1e-5 精度每个 offset 需要采集 1e5 样本，这里的 offset 由设置中的 increment 决定。，当眼图中的蓝色区域大于图中临界值，说明信号完整性是满足要求的。
2024-08-14 16:45:30
1910
原创 DDR3 SDRAM 与 DDR2 SDRAM 区别
本文通过对比两款镁光 DDR3 SDRAM 和 DDR2 SDRAM 芯片（型号分别为：MT41J128M16HA、MT47H128M16RT）手册来对比 DDR3 SDRAM 与 DDR2 SDRAM 的区别。
2024-08-14 16:35:28
1324
原创 DDR2 SDRAM 与 DDR SDRAM 区别
本文通过对比两款镁光 DDR2 SDRAM 和 DDR SDRAM 芯片（型号分别为：MT47H128M16RT、MT46V32M16）手册来对比 DDR2 SDRAM 与 DDR SDRAM 的区别。
2024-08-14 16:23:04
1263
原创 SDRAM 与 DDR SDRAM 区别
本文通过对比两款镁光 SDRAM 和 DDR SDRAM 芯片（型号分别为：MT48LC8M16A2TG、MT46V32M16）手册来对比 SDRAM 与 DDR SDRAM 的区别。
2024-08-14 16:17:05
1470
原创 SDRAM 介绍
本文通过镁光 SDRAM 芯片（型号：MT48LC16M8A2TG）手册来学习 SDRAM 的工作原理。名称类型（对于 SDRAM）定义CLKInput时钟CKEInputCLK 时钟使能，高有效CS#Input片选信号，低有效Input命令信号，同 CS# 组成不同操作命令x4,x8: DQM;Input数据掩码，高有效BA[1:0]Inputbank 地址A[11:0]Input① 激活命令时，A[11:0] 作为行地址；
2024-08-14 11:23:48
1099
转载 高速收发器 GTP_GTX_GTH（参考ug482/ug476）
注：Power-efficient, adaptive linear equalizer mode called the low-power mode (LPM) and a high-performance, adaptive decision feedback equalization (DFE) mode to compensate for high frequency losses in the channel while providing maximum flexibility.GTP 一个 Q
2024-08-14 11:06:02
1716
原创 8B/10B 编码
将上次 8B/10B 编码结果的RD数值用作本次 5B/6B 编码的起始 RD，而 3B/4B 编码的起始 RD 等于 5B/6B 编码结果的 RD，3B/4B 编码结果的 RD 作为本次 8B/10B 编码的 RD，对应的编码状态跳转如下图所示。在这些高速收发器的接收端需要通过 CDR 技术去恢复时钟与数据的相位关系，在这个过程中需要不断的检测数据边沿和数据中心，从而调整时钟和数据的相位，因此需要保证接收的数据需要不断的变化，从而给CDR提供足够多的待检测数据边沿。
2024-07-11 17:42:51
1077
1
原创 可配置逻辑单元 CLB（参考ug474）
命名X 表示第几列，从 0 开始Y 表示第几行，从 0 开始每个 CLB 由 2 个 SLICEL 或者 1 个 SLICEL + 1 个 SLICEM 组成每个 SLICE 包含 4 个 LUTs + 8 个 存储单元 + 多路复用器 + 进位逻辑所有 SLICE 都提供逻辑、算术和 ROM 功能只有 SLICEM 提供 DRAM 和移位寄存器功能。
2024-07-07 14:33:03
1207
原创 时钟资源(参考ug472)
clock-capable（CC）inputs，主要用于从 FPGA 外部输入时钟信号，也可以当中普通 I/O 使用每个 I/O bank 对应一个时钟区域，包含 50 个 I/O，其中包含 4 对 CC 引脚（2 对 SRCC + 2 对 MRCC），每对 CC 引脚又分为 master 和 slave（对应差分信号的 P 和 N 端口）若使用单端时钟信号输入，则连接 P 端口，而该对 CC 引脚的 N 端口此时只能作为普通 I/O 使用。
2024-07-07 14:24:02
1125
原创 SelectIO（参考ug471）
每个 I/O bank 包含 4 个 IO_FIFO，1 个 IO_FIFO 定义为 1 个 byte group，每个 byte group 包含 12 个 I/O1 个 IO_FIFO 包含 1 个 IN_FIFO 和 1 个 OUT_FIFOIO_FIFO 通常与 IOLOGIC（ISERDESE，IDDR，OSERDESE，ODDR）连接IO_FIFO 内部结构图如下所示：包含输入寄存器、深度 7 FIFO核、输出寄存器，可当做深度 9 的 FIFO。
2024-07-06 16:01:36
1709
原创 7 系列 FPGA 产品介绍及选型
目录Spartan-7 FPGAsArtix-7 FPGAsKintex-7 FPGAsVirtex-7 FPGAsFPGA芯片命名规则DSP资源BRAM资源Transceivers 资源Transceivers 总带宽I/O 个数及带宽参考文档Spartan-7 FPGAsArtix-7 FPGAsKintex-7 FPGAsVirtex-7 FPGAsFPGA芯片命名规则DSP资源BRAM资源Transceivers 资源Transceivers 总带宽I/O 个数
2024-05-10 22:42:40
1145
原创 MultiBoot 和 QuickBoot
7系列 MultiBoot 功能可用于控制 FPGA 加载两个及以上程序，可指定 FPGA 从指定的 Flash 地址加载程序。Fallback 加载 golden 程序MultiBoot 加载 update 程序注：Virtex®-7 HT FPGA不支持 Fallback MultiBoot 功能。
2024-05-10 22:12:41
2888
19
原创 SMI接口
SMI（Serial Management Interface）串行管理接口，也被称作 MII 管理接口（MII Management Interface），包括 MDC 和 MDIO 两条信号线。
2024-05-10 21:37:48
1623
原创 Vivado
时钟的拓扑结构的质量直接影响到设计后期的时序收敛，在多die芯片中，这一点尤为重要。例如：某个芯片是3个die，设计中的一个时钟要给这3个die使用，那么最好将该时钟分配在中间那个die上，这样跨die次数最小，比较时钟跨die会增加Clock Skew。这样就打开了Vivado，之后选择Window，点击Device即可打开Device视图，点击Package即可打开Package视图。例如：PCIE的位置，高速收发器的位置，因为这些位置直接影响到PCB设计以及FPGA内部的数据流。
2024-03-09 08:58:46
1162
LIN接口协议标准 LIN Specification Package-Revision-2.2A
2025-03-18
SDRAM 相关手册及专栏参考资料
2024-10-17
《高速收发器 GTP-GTX-GTH（参考ug482/ug476）》参考资料
2024-10-17
MultiBoot 和 QuickBoot 参考资料
2024-07-29
axi-quad-spi 示例工程
2024-01-24
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人