AD9164中文数据手册

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AD9164中文数据手册  16bit 12GSPS RF DAC and DDS

特征

• DAC更新速率高达12 GSPS（最低）
• 6 GSPS的直接射频合成（最低）
  1. 基带模式下，DC-2.5 GHz
  2. 2×不归零（NRZ）模式下，DC-6 GHz
  3. 混合模式下，1.5 GHz至7.5 GHz
• 旁路插值：2×、3×、4×、6×、8×、12×、16×、24×
• 出色的动态性能
• 快速跳频

应用场景

        宽带通信系统、DOCSIS 3.1 CMTS/视频点播（VOD）/边缘正交调幅（EQAM）、无线通信基础设施、W-CDMA、LTE、LTE-A、点对点

概述

        AD9164是一款高性能的16位数模转换器（DAC）和支持6 GSPS更新速率的直接数字合成器（DDS）。DAC内核基于与2×插值滤波器耦合的四开关架构，在某些模式下可实现高达12 GSPS的有效DAC更新速率。高动态范围和带宽使这些DAC非常适合最苛刻的高速射频（RF）DAC应用。DDS由一组32个，32位数字控制振荡器（NCO）组成，每个振荡器都有自己的相位累加器。

        当与100MHz串行外设接口（SPI）和快速跳频模式相结合时，可以启用相位相干快速跳频（FFH），并提供多种模式以支持多种应用。在基带模式下，宽模拟带宽能力与高动态范围相结合，支持符合DOCSIS 3.1 电缆基础设施标准的最低一个载波至最大 1.791 GHz 的全频谱信号带宽。通过 2x插值滤波器 (FIR85)，AD9164 可配置为较低的数据速率和转换器时钟，以降低整个系统的功耗并简化滤波要求。在混合模式下，AD9164 可在第二和第三奈奎斯特区重建高达7.5 GHz的射频载波，同时仍能保持出色的动态范围。输出电流的编程范围为 8 mA 至 38.76 mA。AD9164数据接口由多达8个JESD204B串行器/解串器（SERDES）通道组成，这些通道在通道速度和通道数量方面是可编程的，以实现应用灵活性。

        SPI接口配置AD9164并监控所有寄存器的状态。AD9164提供165球、8毫米×8毫米、0.5毫米间距的CSP_BGA封装和169球、11毫米×11毫米、0.8毫米间距的CSP _BGA封装，包括含铅选项。

产品亮点

1. 高动态范围和信号重建带宽支持高达7.5GHz的RF信号合成。

2.多达8条通道JESD204B SERDES接口,在通道数量和通道速度灵活。

3. 带宽和动态范围符合DOCSIS 3.1标准和多频带无线通信标准，并留有余量。

规格

直流规格

1有关更多详细信息，请参阅时钟输入部分。

2为了获得最低的噪声性能，请为VDD12_CLK和VDD12A引脚使用单独的电源滤波器网络。

3 IOVDD的范围为1.8V至3.3V，公差为±5%。

4调整后的DAC更新率计算为fDAC除以所需的最小插值因子。对于AD9164，最小插值因子为1。因此，在fDAC＝6 GSPS的情况下，调整后的fDAC＝6GSPS。当启用FIR85时，使设备进入2×NRZ模式，fDAC=2×（DAC时钟输入频率），最小插值增加到2×（插值值）。因此，对于AD9164，启用FIR85，DAC时钟=6 GSPS，fDAC=12 GSPS，最小插值=2×，调整后的DAC更新率=6 GSPS。

DAC输入时钟超频规范

1 TJMAX是最高结温。

直流供电规范

1 IOVDD的范围为1.8V至3.3V，公差为±5%。

串行端口和CMOS引脚规格

JESD204B串行接口速度规范

SYSREF±至DAC时钟定时规范

1 SYSREF±脉冲必须至少有四个DAC时钟边沿宽度加上表6中的设置和保持时间。有关更多信息，请参阅同步处理模式概述部分。

数字输入数据定时规范

1通过设备的总延迟（或管道延迟）计算如下：

总延迟=接口延迟+固定延迟+可变延迟+管道延迟

每个块的管道延迟示例见表33。

2 PCLK是AD9164的内部处理时钟，等于通道速率÷40。

JESD204B接口电气规范

1在交流耦合电容器的输入侧测量。

2 IEEE标准1596.3 LVDS兼容。

交流规格

1 有关通过调整时钟输入优化 SFDR 和减少基波镜像的更多详情，请参阅 "时钟输入 "部分。

最大额定值

1 在支持的环境温度下运行时，设备的某些运行模式可能会导致设备接近或超过最高结温。器件的散热可能需要采取额外措施，如主动气流、散热器或其他措施。

        达到或超过绝对最大额定值下所列的应力可能会对产品造成永久性损坏。这仅仅是应力额定值；并不意味着在这些条件下或任何其他超过了本规范操作部分所标明的条件，芯片能够正常运行。长时间超出最大工作条件运行可能会影响产品的可靠性。

回流焊曲线

        AD9164 回流曲线符合 JEDEC JESD204B 无铅器件标准。最高回流焊温度为 260°C。

热管理

        AD9164 是一款高功率器件，耗散功率接近 3 W，具体取决于用户应用和配置。由于功率耗散，AD9164 采用裸露芯片封装，为客户提供最有效的芯片温度控制方法。裸露芯片可直接冷却芯片。

        图 3 显示了安装在用户印刷电路板 (PCB) 和散热器（通常是铝外壳）上的器件剖面图，以保持结点（裸露裸片）低于表 10 中的最大结点温度。

热阻

        典型的 θJA 和 θJC 值是针对球形表面贴装封装的4层 JEDEC 2S2P高有效导热率测试板而规定的。气流可增加散热，有效降低 θJA。θJC是在封装底部监测温度时获得的。

        其中

        θJA是在一立方英尺密封外壳中测量的自然对流结至环境空气热阻。

        TJ是芯片结温。

        TA是静止空气环境中的环境温度。

        P是芯片耗散的总功率（热量）。(在 AD9164 的情况下，这是在裸芯片的封装顶部测量的）。

        TC是封装外壳温度。(对于 AD9164，温度是在裸芯片上测量的）。

引脚配置和功能描述

典型性能

静态线性

随着IOUTFS增大，INL和DNL指标得到优化。

交流性能（NRZ模式）

使能FIR85，对于杂散和镜像指标有所改善

AC（混合模式）

DOCSIS性能（NRZ模式）

术语

积分非线性（INL）：表征DAC整体的非线性程度。是实际模拟信号输出与理想输出的最大偏差，由从零刻度到满刻度的直线确定。

微分非线性（DNL）：表征DAC局部的非线性程度。是模拟值变化的度量，归一化为满刻度，与数字输入代码中 1 LSB 的变化相关。

偏移误差（Offset error）：偏移误差是输出电流与0 mA理想值的偏差。对于output+，当所有输入设置为0时，输出电流理论为0 mA。对于OUTPUT−，当所有输入设置为1时，输出电流理论为0 mA。

增益误差（Gain error）：增益误差是实际输出跨度和理想输出跨度之间的差值。实际跨度=输入最大代码时的输出-输入最小代码时的输出。

温度漂移(Temp Drift)：环境温度由室温变化至最大或最小温度时，指标的最大变化量。

建立时间（Settling time）：从输出转换开始测量，输出稳定在最终值指定误差范围内所需的时间。

杂散动态范围（Spurious-Free Dynamic Range，SFDR）：SFDR是输出信号的峰值振幅与DAC直流至奈奎斯特频率范围内的杂散信号峰值之间的差值，单位为分贝。通常，该频带中的能量能够被插值滤波器抑制。因此，该规格定义了插值滤波器的工作性能以及其他寄生耦合路径对DAC输出的影响。

信噪比（Signal-to-Noise Ratio，SNR）：SNR是测量输出信号的均方根值与奈奎斯特频率以下所有其他频谱分量（不包括前六次谐波和dc）的均方根和的比值。SNR的值以分贝表示。

插值滤波器（Interpolation Filter）：如果DAC的数字输入以插值速率的倍数（fDATA）进行采样，则可构建一个数字滤波器，在 fDATA/2 附近形成一个尖锐的过渡带。通常出现在输出数据速率 (fDAC) 附近的镜像可被大大抑制。

相邻信道泄漏率（Adjacent Channel Leakage Ratio ，ACLR）：ACLR 是一个信道内相对于其相邻信道的测量功率与载波（dBc）的比率，单位为dB。

调整后的DAC更新率(Adjusted DAC Update Rate)：调整后的DAC更新速率是DAC更新速率除以最小插值因子。为了清楚具有多个插值因子的DAC，可以给出每个插值因子的调整后的DAC更新率。

物理通道（Physical Lane）：物理通道x对应SERDINx ±。

逻辑通道（Logical Lane）：逻辑通道x指矩阵开关（寄存器 0x308 至寄存器 0x30B）重新映射后的物理通道。

链路通道（Link Lane）：链路中所指定的逻辑通道。

关于线性度指标，详见：对ADC（DAC）的线性度（INL和DNL）的一点理解_adc线性度-优快云博客https://blog.youkuaiyun.com/wzk456/article/details/39055215

工作原理

        AD9164是一个带有SERDES接口的16位单通道RF DAC和数字上变频器。图1显示了AD9164的功能框图。八个高速串行通道以最高12.5 Gbps的速度传输数据，并且向DAC提供5 GSPS实数输入或2.5 GSPS复数输入数据速率。与LVDS或CMOS接口相比，SERDES接口简化了器件的引脚数、板布局和输入时钟要求。

       输入数据的时钟来自DAC时钟或芯片时钟（JESD204B规范要求）。芯片时钟来源于高保真度直接外部DAC采样时钟。通过 SPI 端口对时钟输入进行片上调整，可以优化 DAC 的性能。根据所需的输入数据速率，该器件可以配置为在单通道、双通道、三通道、四通道、六通道或八通道模式。

       AD9164 的数字数据通路提供旁路 (1×) 模式和多种插值模式（2×、3×、4×、6×、8×、12×、16× 和 24×），通过一个初始半带 (2×) 或第三带 (3×) 滤波器（带宽可编程为 80% 或 90%）以及三个后续半带滤波器（带宽均为 90%）实现，最大DAC采样率为6GSPS。反向sinc滤波器用于补偿sinc函数的滚降。另外一个半带滤波器 FIR85 利用四开关架构在时钟下降沿进行内插，在2× NRZ模式下有效地将 DAC 更新速率提高了一倍。提供48位可编程模数 NCO，以近乎无限的精度实现信号的数字频移。NCO可在NCO模式下单独运行，也可与来自 SERDES 接口和数字数据通路的数字数据一起运行。SPI 写入接口的速度为 100MHz，可快速更新NCO的FTW。

       除了主48位NCO外，AD9164还为选定的DDS应用提供了FFH NCO。FFH NCO由32个32位NCO组成，每个NCO具有自己的相位累加器、用于选择其中一个NCO的FTW选择寄存器以及相位相干跳频模式；这些元件共同实现了相位相干FFH。使用FTW选择寄存器和100MHz SPI，可以实现高达260ns的驻留时间。

       AD9164 DAC内核提供全差分电流输出，标称满量程电流为38.76 mA。满标度输出电流IOUTFS通常可由用户在8 mA至38.76 mA之间调节。差分电流输出是互补的。DAC使用四开关架构，使DAC解码器选项能够通过混合模式、归零（RZ）模式和2×NRZ模式（启用FIR85）将输出频率范围扩展到第二和第三奈奎斯特区域。混合模式可用于获取1.5 GHz到5 GHz左右的频率。在插值模式中（2×NRZ），使用NCO将瞬时带宽高达 1.8 GHz 的信号搬移到所需的fOUT，输出范围可以从0Hz到6GHz。

       AD9164 具有多芯片同步功能，既能同步多个 DAC，又能为 DAC 建立恒定的确定性延迟（延迟锁定）路径。从链路建立到链路建立，每个 DAC 的延迟都保持恒定，不超过几个 DAC 时钟周期。外部对齐（SYSREF±）信号使 AD9164 符合 Subclass 1 标准。系统中可使用多种 SYSREF± 信号处理模式。

       SPI配置各种功能块并监控其状态。各种功能块和数据接口必须按照特定的顺序设置，才能正常运行（参见启动顺序部分）。评估板包中包含了设置JESD204B链路的简单SPI初始化例程。本数据表更详细地介绍了AD9164的各个模块。介绍了 JESD204B 接口、控制参数以及用于设置和监控器件的各种寄存器。推荐的启动程序能够可靠地设置数据链路。

SPI串口

        串行端口是一个灵活的同步串行通信端口，可与许多行业标准微控制器和微处理器轻松连接。串行输入/输出（I/O）兼容大多数同步传输格式，包括摩托罗拉 SPI 和英特尔 SSR 协议。该接口允许读/写访问配置 AD9164 的所有寄存器。支持 MSB 优先或 LSB 优先的传输格式。串行端口接口可配置为 4 线接口或 3 线接口，其中3线接口模式中，输入和输出共用一个单引脚 I/O (SDIO)。

       AD9164 的通信周期分为两个阶段。第 1 阶段是指令周期（向设备写入指令字节），与前 16 个 SCLK 上升沿对齐。指令字为串行端口控制器提供有关数据传输周期（通信周期的第 2 阶段）的信息。第 1 阶段指令字定义了即将进行的数据传输是读还是写，以及后续数据传输的起始寄存器地址。

       \CS 引脚上的逻辑高电平和随后的逻辑低电平将串行端口时序复位到指令周期的初始状态。在此状态下，接下来的 16 个 SCLK 上升沿代表当前 I/O 操作的指令位。

       剩余的 SCLK 边沿用于通信周期的第 2 阶段。第 2 阶段是设备与系统控制器之间的实际数据传输。通信周期的第 2 阶段可传输一个或多个数据字节。在传输周期中，传输 N 个字节需要 8 × N 个 SCLK 周期。写入每个传输字节的最后一位后，寄存器会立即发生变化，但 FTW 和 NCO 相位偏移除外，它们只有在频率调整字 FTW_LOAD_REQ 位被设置时才会发生变化。

串口数据格式

指令字节包含信息如表14所列。

        R/W，指令字的第 15 位，决定指令字写入后是进行读还是写数据传输。逻辑 1 表示读操作，逻辑 0 表示写操作。

       A14 至 A0，即指令字的I14位至I0位，决定通信周期数据传输部分访问的寄存器。对于多字节传输，A[14:0] 是起始地址。其余寄存器地址由设备根据地址增量位生成。如果地址增量位设置为高位（寄存器 0x000，位 5 和位 2），则多字节 SPI 写入从 A[14:0] 开始，每发送/接收 8 个位增量 1。如果地址增量位设置为 0，则地址每八位递减 1。

串行端口引脚说明

串行时钟（SCLK）

       串行时钟引脚用于同步进出设备的数据，并运行内部状态机。SCLK 的最大频率为 100 MHz。所有数据都在 SCLK 上升沿输入，在 SCLK 下降沿输出。

片选信号（\CS）

低电平启动并开启一个通信周期。\CS 允许在同一串行通信线路上使用多个设备。当该输入为高电平时，SDIO 引脚进入高阻抗状态。在通信周期中，芯片选择必须保持低电平。

串行数据输入/输出（SDIO）

该引脚为双向数据线。在 4 线模式下，该引脚作为数据输入，SDO 作为数据输出。

串行端口选项

       串行端口可支持MSB优先和LSB优先两种数据格式。该功能由LSB优先位（寄存器 0x000，位 6 和位 1）控制。默认为MSB优先（LSB位=0）。

当 LSB 位 = 0（MSB 优先）时，指令和数据位必须从 MSB 写入 LSB。R/(\W)之后的 A[14:0] 为指令字，D[7:0] 为数据字。当 LSB 第一位 = 1（LSB 第一位）时，情况正好相反。A[0:14]之后是 R/(\W)，之后是 D[0:7]。

串行端口支持 3 线制或 4 线制接口。当 SDO 有效位 = 1 时（寄存器 0x000，位 4 和位 3），使用的是带有独立输入引脚（SDIO）和输出引脚（SDO）的 4 线接口。当 SDO 有效位 = 0 时，SDO 引脚未使用，SDIO 引脚用于输入和输出。

       在指令周期后的第一个数据传输字之后的多个数据传输周期（8 个 SCLK）内，将\CS引脚保持为低电平，也可进行多字节数据传输。指令周期后的前8个 SCLK 会读取或写入指令周期中提供的寄存器。在接下来的每8个 SCLK 周期中，地址都会递增或递减，并在新寄存器上进行读/写操作。地址方向可通过 ADDRINC 或 ADDRINC_M（寄存器 0x000，位 5 和位 2）设置。当 ADDRINC 或 ADDRINC_M 为 1 时，地址递增。当 ADDRINC 或 ADDRINC_M 为 0 时，地址将递减。新的写周期总是可以通过将 CS 调至高电平再调至低电平来启动。为防止混淆并确保设备之间的一致性，芯片会测试地址阶段后的第一个字节，而忽略第二个字节。该测试独立于 LSB 第一位完成，并确保在软复位位（寄存器 0x000，位 0 和位 7）之后有额外的时钟周期。对第一个字节的测试仅适用于写入寄存器 0x000。

JESD2