AD9164调试

最新推荐文章于 2024-11-26 10:51:37 发布
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分类专栏： JESD204 文章标签： 5G fpga开发 嵌入式硬件
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AD9164是ADI公司的16位高分辨率DAC，支持6GSPS采样率和12GSPS更新速率。该芯片具有多种插值功能和灵活的输出电流调节，适用于高速信号处理。文章探讨了其数据接口、SPI配置以及NCO在1GHz设置下的应用，生成1.5G输出。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

        AD9164芯片是ADI公司的一款高采样率、高分辨率的数模转换芯片，垂直分辨率为16位，直接射频合成支持最高6GSPS采样率，集成旁路的可选1/2/3/4/6/8/12/16/24插值功能，DAC更新速率可达12 GSPS，输出电流在8mA~38.76mA内可调，本文将使用两片AD9164进行波形数据转换，输出波形。

        AD9164功能框图如图所示，主要包括DAC数据接口、数字处理路径、串行外设接口(Serial Peripheral Interface, SPI)等，其中数据接口由8个JESD204B串并/并串转换通道组成，支持类0、子类1，单通道速率为1.5Gb/s~12.5Gb/s；SPI接口最大支持100MHz速率，用于对器件进行状态监控和寄存器配置；数字处理路径包含插值模块、由48bit NCO组成的正交调制器和反辛格模块。

AD9164主要特性：

DAC更新速率高达12Gbps

在6Gbps直接合成

DC到2.5G的基带模式

DC到6GHz，采用2X非归零(NRZ)模式

1.5GHZ~7.5GHZ混频模式

可旁路插值

      

使用ACE进行设计

NCO设置1GHz

1.5G输出

 

AD9164BBCA PCB封装库（Allegro库）
12-26
包含AD9164BBCA等封装，总共几百个封装，是allegro的PCB封装，只有PCB封装，有dra文件，pad文件，psm文件，fsm文件。还包含了一些其他的封装， 所有的封装名和器件名都在excel表里面有对应关系,库文件很全
ad9154复位顺序，参考背负，配置错误导致da第一次没输出
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芯片：AD9164场景：在调试高速DAC的过程中，在接口调试的初期往往会遇到接链不成功，同步信号忽高忽低的过程。这种情况往往是DAC芯片的寄存器配置不正确。今天就来仔细学习一下AD9164的配置。
AD9164配置与数据使用指南
风中月隐的博客——FPGA加速者
09-15 5958
本文用于说明AD9164的常规配置与数据来源配置说明。AD9164是ADI公司的一款高达12GSP的JESD204接口的DAC，数据位数16Bit。其功能框图如下所示：​​​ 由上图可知，AD9164的数据来源为serdes（8lane），寄存器配置为SPI接口。AD9164的配置SPI可选MSB first 或者LSB first，并且可选3线或者4线模式。默认的为MSB first 3线模式。其说明如下所示:且SPI的时序如下图所示：​。
AD9164中文数据手册
lu2289504634的博客
12-06 4677
AD9164是一款高性能的16位数模转换器（DAC）和支持6 GSPS更新速率的直接数字合成器（DDS）。DAC内核基于与2×插值滤波器耦合的四开关架构，在某些模式下可实现高达12 GSPS的有效DAC更新速率。高动态范围和带宽使这些DAC非常适合最苛刻的高速射频（RF）DAC应用。DDS由一组32个，32位数字控制振荡器（NCO）组成，每个振荡器都有自己的相位累加器。当与100MHz串行外设接口（SPI）和快速跳频模式相结合时，可以启用相位相干快速跳频（FFH），并提供多种模式以支持多种应用。
JESD204B调试记录（AD9164 5G采样率，12.5G线速率）
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JESD204B调试记录（AD9164）
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JESD204B调试记录（AD9164 12G采样率，7.5G线速率）
AD9164调试记录
m0_72272113的博客
11-26 630
本次工程以2.5G采样时钟为列，工程主要架构分为ADF4355（时钟芯片）、AD9508(分频器）、AD9164(DAC）、FPGA。ADF4355寄存器配置。（用户位宽为32，8B10B编码后为40）。、转换器数量为1（M）、X8(L），可以得出LaneRate为6.25Gbps。本工程的重点在于，ADF4355、AD9164的寄存器配置，以及各时钟的计算。当F(1)、K（32）、N（4），Sysref为4.8828125Mhz。Fbitrate为线速率（6.25），F 为每帧的八 位字节数，
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本文主要分享了对AD598芯片进行深度调试的经验，特别是当它与模拟信号源和LVDT传感器配合使用时遇到的问题及解决方案。 AD598是一款集成运算放大器，内含振荡器功能，常用于信号调理电路。在以往的实验中，正弦和...
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相位相干跳频可从一个频率变化到另一个频率并再次返回原来的频率，而不会丢失原来频率的相位累加。换言之，它可以实现从一个频率到另一个频率然后返回上一个频率，就像频率从未改变一样。此外，更高的更新速率创造出更宽的第一奈奎斯特区，进而使转换器可直接合成更高的输出频率。数据转换器技术的进步连同技术和功率技术一起，奠定了无线电设计进步的基础。滤波器工作需要较高的功耗消耗，因为它们的截止特性更陡峭，因此抽头数量也更多。此外，无线电也更容易实现，，可实现输入数据信号的无镜像频率偏移或单个信号音的直接数字频率合成。
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vivado jesd204b ad9164
最新发布
03-19
### Vivado 中实现 JESD204B 协议与 AD9164 的配置和设计方法 #### 1. 设计概述 在基于 Xilinx FPGA 和 Analog Devices 芯片（如 AD9164）的设计中，JESD204B 是一种高速串行接口标准，用于简化数据传输并减少所需的信号线数量。为了成功实现该协议，在 Vivado 工具链中的核心任务包括正确配置 JESD204B IP 核以及确保硬件平台上的时钟同步。 Xilinx 提供了一个完整的解决方案来支持 JESD204B 接口的开发[^1]。此方案涵盖了从 IP 配置到实际硬件调试的过程。对于特定器件 AD9164，其作为 DAC 使用时充当接收端角色，而 FPGA 则扮演发送端的角色。 #### 2. 系统架构与时钟管理 系统的关键在于维持两方之间的严格时间协调： - **Device Clock (DEVCLK)** DEVCLK 是驱动双方操作的主要时基频率。尽管可以允许不同的 DEVCLK 值分别应用于 TX 和 RX 方面，但它们必须源自同一参考源以保持相位一致性[^2]。 - **System Reference Signal (SYSREF)** SYSREF 提供周期性的触发脉冲用来初始化内部状态机从而达成帧边界校准目的。它同样需由单一源头供给给所有参与组件以便达到最佳性能表现水平[^3]。 #### 3. Vivado 内部设置指南 以下是针对 Vivado 平台下完成上述目标的具体指导步骤摘要： ##### a) 安装必要许可证 确认已获取最新版本的相关软件包及其附带许可文件，因为某些高级特性可能受限于此项条件约束之下。 ##### b) 添加并定制 Jesd204 Subsystem Core 通过 IP Integrator 插入预构建模块实例之后调整参数匹配具体需求场景下的规格说明文档指示数值范围内的选项设定值；例如 Lane Rate, Number Of Lanes etc. ```tcl set_property CONFIG.NUM_OF_LANES {8} [get_ips jesd204_subsystem_0] set_property CONFIG.LANE_RATE {12.5} [get_ips jesd24_subsystem_0] ``` ##### c) 连接外部资源映射关系定义 利用 Block Design Editor 手动绘制连线或者借助自动化脚本生成方式确立各逻辑单元间相互作用模式图表表示形式呈现出来便于后续验证测试环节执行效率提升效果显著可见一斑. ```tcl connect_bd_net [get_pins axi_jesd204_core_0/sysref_in] [get_nets sys_ref_clk_out] ``` #### 4. 实际案例分析 当面对像 AD9164 这样具体的模拟前端元件型号时候，则还需要参照官方给出的技术手册进一步细化更多细节方面的考量因素进去考虑进来综合评判最终得出结论是否满足预期功能要求指标体系框架结构之上再做适当修改完善直至完全符合实际情况为止才算是真正意义上的完成了整个项目工程生命周期全过程管理工作流程安排部署计划表制定实施监督考核评估反馈改进措施落实到位等一系列复杂而又繁琐的工作内容事项清单列表罗列清楚明白无误才行啊！ ---
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