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RSS订阅原创 基于XCKU5P纯逻辑 NVME测试
摘要：基于MLKH8开发板的测试显示，使用XDMA硬核对SSD进行读写测试时，写入速度约为2.2GB/s，读取速度约为2.5GB/s。测试结果表明，实际读写性能与所使用的SSD硬盘型号密切相关。该测试验证了XDMA硬核在高速数据传输中的有效性，为SSD性能评估提供了参考数据。
2025-12-18 21:54:01
132
原创 基于XCKU115+XCKU5P的8个NVME存储板卡
摘要：该设计基于Xilinx FPGA（XCKU115/XCKU5P）实现NVMe存储系统，支持8个NVMe盘，通过GTY连接实现双100G以太网接口。采用NVMeIP核提供FIFO接口，支持Identify/Write/Read三种命令。实测PCIE3.0下读写带宽分别达2.8GB/s和2.4GB/s（三星980Pro）。提供标准用户接口包括命令使能（app_vld）、LBA地址（app_start_lba）和完成信号（app_cmd_done），支持ZYNQ/K7/Z7/KU/ZU等多平台参考设计。
2025-12-05 19:24:35
297
原创 ADRV9026 JESD204C测试
接收器通道支持高达200MHz的带宽， 数据传输速率高达24.33 Gbps， 可跨（最多） 四个JESD204B/JESD204C通道传输。每个发射机信道支持高达450MHz的合成带宽， 数据输入跨越（最多） 四个JESD204B/JESD204C通道。此外， 本地振荡器（LO） 路由允许发射机在与接收机不同的频率下操作， 以获得额外的灵活性。这些接收机在与发射机信道相同的频率范围内工作， 并且它们支持高达450MHz的信道带宽， 以匹配发射机信道的输出合成带宽。信号源输入2410MHZ。
2025-06-03 10:47:09
537
原创 ADRV9026 JESD204B测试
ADRV9026是一款高性能射频收发器，专为5G基站和MIMO系统设计。该器件集成四个收发通道、两个观测接收器及五个PLL，支持JESD204B接口。其直接变频架构配合数字校准功能，可提供宽动态范围、低噪声性能，同时降低基带处理负担。适用于宏基站、小基站等蜂窝基础设施，实现高效率的射频信号处理与转换。
2025-05-27 09:15:03
465
2
原创 AD917X系列JESD204B MODE21使用
设置DDS =2^32/6000*410 输出410MHz。MODE21和MODE20一样，数据组帧不同。
2025-04-15 16:43:11
269
原创 AD917X系列JESD204B MODE20使用
设置DDS频率400 2^32/6000*400。MODE20使用8个lane，单通道实数输出。
2025-04-15 16:10:45
230
原创 AD917X系列JESD204B MODE22使用
MODE22和MODE12类似，都是12位。16相复数DDS进行拼接GTX_DATA。设置NCO=200MHz。
2025-04-15 15:23:37
217
原创 AD917X系列JESD204B MODE12使用
M=2使用复数通道，这里使用32相IQ数据DDS，每相62.5MHz。MODE12模式N=12bit，需要进行组帧拼接。使用ACE进行参数设置。DDS偏移125MHZ。
2025-04-15 14:16:27
241
原创 AD917X系列JESD204B MODE10使用
MODE10模式使用8个lane，根据需要设置插值或不插值，可以使用复数通道或者纯实数通道。这里使用纯实数模式，设置DDS=110MHz。
2025-04-15 09:49:00
207
原创 AD917X系列JESD204B MODE9使用
MODE9和MODE8设置一样，只是数据组合顺序不一样。设置NCO=250MHz。DDS偏移110MHz。
2025-04-15 09:18:00
154
原创 AD917X系列JESD204B MODE8使用
设置产生100MHz DDS，控制字2^32/1500*100。MODE8模式使用4LANE，并且M=2，复数通道。DP_NCO=250MHZ，使用1GADC进行采样。设置带宽1.5GHz，LANE速率15Gbps。这里必须使用多相复数DDS。右偏DDS100MHZ。
2025-04-15 08:30:35
172
原创 AD917X系列JESD204B MODE7使用
DDS1偏移20MHz DDS2偏移40MHz。MODE7特殊在F=8，M=4使用2个复数通道。
2025-04-14 23:17:50
218
原创 AD917X系列JESD204B MODE6使用
MODE6模式和MODE5模式都是N=12位，所以需要拼接后续4bit组成16bit。设置DDS1偏移30MHz，DDS2偏移50MHz。M=4使用两个复数通道。
2025-04-14 20:36:24
216
原创 AD917X系列JESD204B MODE5使用N=12
MODE5属于N=12位模式下，JESD204B都是半字结构，所以N=12位模式下需要进行拼接。M=2说明使用一个复数通道。DDS设置偏移30MHZ。
2025-04-14 15:49:48
142
原创 AD917X系列JESD204B MODE4使用
设置CH0_NCO=20MHz CH1_NCO=60MHz,Main_NCO=100MHZ。使用DDS1=20MHz DDS2=20MHZ。MODE4和MODE1类似，带宽扩大一倍，
2025-04-14 15:22:24
178
原创 AD917X系列JESD204B MODE3使用
DP NCO=100MHz，频谱仪被占用，这里使用1G ADC采集，做FFT。MODE3使用和MODE0基本一样，不同是带宽扩大了。DDS=100MHZ，偏移100MHz。
2025-04-14 14:41:10
273
原创 AD917X系列JESD204B MODE2使用
设置DDS1=30MHZ DDS2=60MHZ DDS3=90MHZ。可以同时输出三个不同频率；对于M=6,使用3个复数通道。
2025-04-14 13:14:50
300
原创 AD917X系列JESD204B MODE1使用
设置复数通道1 DDS1=20MHz DDS2=50MHZ。Main 设置NCO=1000MHz。Channel0 设置NCO=100MHz。Channel1 设置NCO=200MHz。M=4对于单个DAC使用两个复数通道，AD917X系列支持MODE如下。使用ACE软件进行参数设置。
2025-04-14 13:05:25
182
原创 AD917X系列JESD204B MODE0使用
为适应不同输入信号带宽的需求，复数数据路径可选择1x、2x、3x、4x、6x和8x可配置数据通道插值，主数据路径可选择1x、2x、4x、6x、8x和12x可配置数据通道插值。在超宽数据速率模式，旁路通道选择器和主数据路径，作为单通道16位DAC提供高达6GSPS的数据速率。电路满幅输出电流可调节。信道器和主数据通路内有多种数字处理模块，包括插值滤波器、允许样本数字I/Q 调制或独立（DDS）操作的可旁路NCO、功率放大器保护模块（功率检测和保护(PDP) 模块）以及用于斜坡或设置采样增益的数字增益模块。
2025-04-14 12:46:30
338
原创 国产4通道14位500M采样率的高速ADC测试
由于该阈值指示器的延迟极短，因此用户能够快速调低系统增益，从而避免ADC输入端出现超量程现象。用户可在JESD204B子类1的高速串行输出的一个或两个通道上对每对中频(IF)接收器输出进行配置，具体取决于接收逻辑器件的抽取率和可接受通道速率。底板使用MLK-H1-CK04-7325 是米联客电子开发的K7系列平台，FMC接口可以到10.3125Gbps，使用4个通道，每通道采样率500MHz，lane速率为10Gbps。每个ADC均具有宽带宽输入，支持用户可选的各种输入范围。集成基准电压源可简化设计。
2024-10-11 15:42:07
1484
原创 基于ADI新一代MXFE平台AD9988/AD9082/AD9081测试
AD9988 是一款高度集成的套件，具有四个 16 位、12 GSPS 最大采样率、RF 数模转换器 (DAC) 内核，以及四个 12 位、4 GSPS 速率、RF 模数转换器 (ADC) 内核。AD9988具有一个 16 通道 24.75 Gbps JESD204C 或 15.5 Gbps JESD204B 串行数据端口，其中每个变送/接收链路最多可支持八个通道，还有一个片内时钟乘法器，并具有针对直接面向 RF 射频应用的多频带的数字信号处理能力。
2024-07-05 17:06:55
912
2
原创 UltraScale 系列 Bitslip实现
而Ultrascale以上的FPGA使用的是ISERDESE3，其与之前的原语比较（ISERDESE2），它没有BITSLIP 输入，无法进行同步的比特滑动操作没有可选的CE 输入；AD9653是一款4通道、16位、125 MSPS模数转换器(ADC)，内置片内采样保持电路，专门针对低成本、低功耗、小尺寸和易用性而设计。该产品的转换速率最高可达125 MSPS，具有杰出的动态性能与低功耗特性，对小封装尺寸的应用很有意义。板卡上面插了两个FMC子卡，每个FMC子卡有2片AD9653,8个通道。
2024-06-04 09:22:34
1211
7
原创 Xilinx RFSOC PCIE测试
RF数据转换器还包括功率高效的数字下转换器(DDC)和数字上转换器(DUC)，其中包括可编程插补和抽取、NCO和复杂混频器。DDC和DUC也支持双频操作。关键特性和采样率见表1。将处理系统与UltraScale架构可编程逻辑、RF- ADC、RF- DAC和软决策FECs相结合，Zynq UltraScale+ RFSoC家族能够实现完整的软件定义无线电(SDR)，包括直接射频采样数据转换器，在单个、高可编程SoC上实现CPRI和千兆以太网到射频。47DR属于第三代产品，PCIE支持4.0。
2023-08-11 15:41:17
1005
1
原创 RFSOC GEN3 DAC 10G测试
Zynq UltraScale+ RFSoC 是一种异构计算架构，包括完整的 Arm 处理子系统、FPGA 架构，以及 RF 信号链中的完整模数可编程性，其不仅可为不同的应用提供一个完整的单片软件定义无线电平台，而且还有助于随着市场动态的发展，生产无线电变体。本卡基于xilinx RFSOC处理器XCZU47DR，设计的8路AD，8路DA 6U VPX板卡。可以看到DAC在8Gbps采样速率可以8个通道同步，这里测试二区。使能debug信息输出。
2023-07-26 17:33:30
782
2
原创 国产射频直采收发器CX8242KA JESD204C调试
杭州诚芯公司的CX8242KA是国内开发的极少数支持JESD204C接口的高速AD、DA，Serdes具备支持接收和发送，并且速率可以到25Gbps，在国内属于领先水平。250M参考时钟输入，AD采样率2.5G，DA采样率10G，3收2发，主通道模式4，反馈通道模式1，基带采样率1250M，线速率20.625G，收发同时配置混频625M。CX8242KA的204C接口模式支持10种模式，在手册上都有说明。2、 支持TX信道编码，RX信道解码，提升健壮性。这里使用模式4，支持双通道模式，并且反馈开启。
2023-07-01 20:01:42
5531
12
原创 国产射频直采收发器CX8242KA测试1
CX8242KA/CX8242KAN是一款集成了14比特，12 GSPSDAC和14比特，3GSPSADC的双通道，宽带、射频直采收发器芯片，该器件支持高达6GHz射频信号的直接采样输入和输出，集成了片内高性能采样钟模块，采样时钟Jitter
2023-06-26 18:59:02
8330
20
原创 基于万兆TCP/UDP源码
为了满足不断增长的带宽需求，10G以太网、40G以太网和100G以太网标准依次在近几十年内被提出。现在，万兆以太网已经成为家喻户晓的名词，它具有高速率、低成本、高可靠性、安装简便、维护容易和可升级能力强等优点，是一种非常流行的局域网技术。飞速(FS)将通过详细介绍10G以太网技术。10G以太网接口分为10G PHY和10G MAC两部分。本设计中使用了Xilinx公司提供的10G Ethernet Subsystem核充当连接10GMAC的PHY芯片，然后将该IP核约束到光模块上构建完整的物理层。
2023-06-16 20:02:59
548
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原创 ADC12DJ5200RF JESD204C调试
JESD204 系列协议最初由固态技术协会于2006 年发布初版，经过三次版本迭代，目前最新版本为2017 年12 月发布的JESD204C，而市面上主流的JESD204 协议接口芯片仍基于上一版本JESD204B 协议。JESD204C 支持从0.3125 Gbps 到32 Gbps（原始位速率）的单通道速率，支持对转。（3）链路层新增64b/66b 编码和64b/80b 编码，提高了编码效率（提供64b/80b 编。（5）新增块、多块、拓展多块等数据结构，其中块（block）包含66 位或80 位数。
2023-06-13 16:58:35
2561
10
原创 ADC12DJ5200RF JMODE5
ADC12DJ5200RF支持JESD204B接口和JESD204C接口，其实后面统一为JESD204C，如果采用8B10B编码就兼容JESD204B，如果采用64B/66B编码，就是JESD204C接口。这里使用JMODE5模式，如果使用16个lanes，数据分相很多，不好处理。给ADC12DJ5200RF时钟是4.5G。用Matlab进行FFT分析。信号源输入1620Mhz信号。
2023-06-12 16:13:43
898
2
原创 FPGA 纯逻辑TCP/UDP IP源码
设计一种通用互联网协议堆栈（包括VHDL源代码）设计在低成本 FPGA 上支持 1Gbps 速度。可以实现 950+ Mbps （UDP） 或 450+千兆位上的 Mbps（每个 TCP 客户端）吞吐量以太网介质。以下协议在模块化VHDL组件：TCP客户端，TCP服务器、UDP帧、ARP、PING、IP 到 MAC 地址路由表和 DHCP 客户端。辅助组件是还包括用于流式传输、测试信号生成和误码率测量。资源使用在XC7K325T，包含一些观测核。
2023-06-11 22:00:17
916
3
原创 FPGA 纯逻辑NVME测试
NVMe IP支持3种命令,包括Identify、Write、Read逻辑提供2组接口分别为app_c*和app_s*，app_c*用来传输用户定义的NVMe命令并提供反压机制，app_s*用来传输用户读写数据，NVMe IP内部实例化256KB的真双口RAM作为数据缓存，用户通过app_c*接口操作的粒度固定为1MB。使用Xilinx Integretd Block For PCIe硬核，工作在Gen1、Gen2、Gen3、X4模式。自定义app_c*、app_s*接口方便用户操作。
2023-06-11 11:29:52
1461
5
原创 ADC12DJ5200RF 调试1
ADC12DJ5200RF 使用具有多达 16 个串行通道的高速 JESD204C 输出接口，支持高达 17.16Gbps 的线路速率。支持 8b/10b 和 64b/66b 数据编码方案。ADC12DJ5200RF 器件是一款射频采样千兆采样模数转换器 (ADC)，可对从直流到 10GHz 以上的输入频率进行直接采样。支持高达10GHz 的可用输入频率范围，可对频率捷变系统的L、S、C 和 X 频带进行直接射频采样。无噪声孔径延迟调节和 SYSREF 窗口等创新的同步特性可简化多通道应用的系统设计。
2023-06-10 14:58:53
1096
原创 PCIE软核支持Xilinx 源码
至于为何都习惯用硬Core，因为PCIE协议是很复杂的，所以耗费的资源很多，而且调试起来也比较困难，器件里面直接做成硬核，固化成HAC，就可以节省LUT/FF等资源来给其它功能模块使用。而且PCIE硬Core都是从IP供应商定制的，标准协议，FPGA集成设计起来简单，又能多卖钱，所以一般都会集成到芯片里面。PCIE的物理通路是Serdes，FPGA内的Serdes，其PMA都是硬IP，PCS可以用IP的也可以自己编写。在Serdes之上增加了传输协议，就有了PCIE协议。
2023-06-09 16:12:09
1077
原创 DAC38RF8X 12bit模式
DAC38RF82，JESD参数如下:L=4 ，M=1，F=3， S=8 ，HD=0, K=20,双通道12bit。JESD204B包括3类，分别是子类0、子类1和子类2。三个子类主要是根据同步方式的不同划分的。在绝大数芯片中，F是偶数；F是奇数情况下比较少，一般是12位应用，这种情况下，需要多帧进行拼接。只要有子类1和子类2支持确定性延迟--发送端到接收端之间的链路延迟固定。JESD204B中参数。
2023-06-09 16:07:37
262
原创 基于双FMC+ XCZU15EG+XCVU9P的信号处理板卡
Xilinx UltraScale+架构是一种高性能可编程逻辑器件架构，可用于各种应用领域，包括网络、存储、视频、图像和数据中心等。该架构采用了多种创新技术，如16纳米FinFET+工艺、高带宽存储器、片上系统集成、DSP优化等，以提供卓越的性能和能效。UltraScale+架构是一种非常强大和灵活的高可靠性架构，具有优秀的能效和可靠性。
2023-06-09 15:38:06
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