MIPI入门——Lattice CrossLink介绍

Lattice公司发布的CrossLink是一款采用40nm工艺、面向MIPI接口的FPGA。它内部有MIPI D - PHY硬核,支持多种协议或接口,可完成视频桥接等任务。此外,Lattice还提供多个相关参考设计,如MIPI CSI - 2图像传感器聚合桥等。

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CrossLink是Lattice公司近期发布的一款主要面向MIPI接口的,采用40nm工艺制造的FPGA。CrossLink内部拥有1个或者2个MIPI D-PHY的硬核(还可以再使用Soft Core IP再实现一个或多个D-PHY),并支持MIPI DPI、MIPI DBI、MIPI DSI、MIPI CSI-2、SLVS200、SubLVDS、HiSPi、CMOS camera接口等多种协议或者接口,可以轻松地完成视频桥接、预处理或者接口转换等任务。具体如下图所示:

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或者参考Lattice官网相关介绍:http://www.latticesemi.com/en/Products/FPGAandCPLD/CrossLink.aspx

此外,Lattice还提供了很多的IP和参考设计:

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下面简单地介绍其中的几个参考设计:

1、2:1 MIPI CSI-2 Image Sensor Aggregator Bridge

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2、1:2 MIPI DSI Display Interface Bridge

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3、FPD-Link/OpenLDI LVDS to MIPI DSI Display Interface Bridge

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4、MIPI DSI to FPD-Link/OpenLDI LVDS Display Interface Bridge

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5、CMOS to MIPI DSI Display Interface Bridge

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6、CMOS to MIPI CSI-2 Image Sensor Interface Bridge

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7、MIPI DSI to CMOS Display Interface Bridge

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8、MIPI CSI-2 to CMOS Image Sensor Interface Bridge

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9、SubLVDS to MIPI CSI-2 Image Sensor Interface Bridge

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主要参考资料:0929-crosslinkds1055.pdf

### Lattice FPGA MIPI 接口引脚分配配置 对于Lattice FPGA中的MIPI接口,其引脚分配取决于具体的FPGA型号以及所使用的开发板设计。通常情况下,在Lattice CrossLink系列器件中,MIPI D-PHY接口支持多种配置模式来适应不同的应用需求。 #### 配置要点 - **D-PHY Lane数量**:可以配置单Lane或多Lane模式,具体由硬件连接决定。 - **Clock lane 和 Data lanes 的物理位置**:这些必须严格按照MIPI联盟标准定义的位置进行布局[^1]。 在实际的应用场景下,比如实现RGB到MIPIDSI的转换时,需要特别注意的是: - Clock lane一般位于最外侧,而Data lanes则紧邻clock lane排列。 - 对于四通道(4-lane)配置而言,会有四个data lanes加上一个单独的clock lane共五个pin参与通信[^2]。 针对特定的Lattice CrossLink-NX系列或其他具有相似功能的产品线,官方提供的文档和示例项目往往包含了详细的PCB布线指南及推荐的引脚映射方案。当遇到像`mipi rx带宽`这样的参数调整问题时,应遵循制造商建议的最佳实践,例如让软件自动处理某些敏感设置以确保稳定运行[^4]。 为了更精确地了解某个具体型号下的MIPI接口引脚分布情况,强烈建议查阅对应产品的数据手册或参考设计文件获取权威信息[^3]。 ```bash # 假设使用CrossLink NX系列作为例子查看其引脚图 $ wget https://www.latticesemi.com/-/media/LATTICESEMI/Documents/DataSheets/CrossLinkNXDatasheet.pdf?la=en ```
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