简单同学

本文将描述在Design Compliler中常用到的命令，这些命令按照流程的顺序进行嵌套讲解，主要是列举例子；大概的讲解布局如下所示：　　　　 　　　　　　　　　　　　　　　　　　大概有11个部分，下面我们逐个部分进行（简单的）介绍的举例。1、tcl的命令和结构tcl的命令和结构请参照第二节的内容：http://www.cnblogs.com/IClearner/p/6617...

概述　　前面也讲了一些综合后的需要进行的一些工作，这里就集中讲一下DC完成综合了，产生了一些文件，我们就要查看它生成的网表和信息，下面就来介绍DC综合完成之后要进行哪些工作：　　　　　　　　　　　　　　　　　　也就是说，DC一般完成综合后，主要生成.ddc、.def、.v和.sdc格式的文件（当然还有各种报告和log）.sdc文件：标准延时约束文件：　　　　　　　　　　　　...

前面介绍的设计都不算很复杂，都是使用时钟的默认行为作为电路的约束，都存在有路径给你约束，即信号的变化要在一个时钟周期内完成，并达到稳定值，以满足寄存器的建立和保持的要求。此外进行可测性设计(design for test)时，为了提高测试的覆盖率，我们经常使用多路(multiplex，简称mux)传输电路的控制时钟，使电路的时钟信号可以由输入端直接控制。这些电路约束属于复杂的约束，除了理论上的讲解...

　　之前讲了基本的时序路径约束，现在我们来看一下其他的约束，然后通过实战来讲解一些其他的约束。实战中也没有前面的“理论”中的约束类型，但是可以通过实战来了解其他的约束。本文的具体内容是：　　　　·多时钟同步约束　　　　·门控时钟的约束　　　　（实战：）　　　　·正负边沿触发器的约束　　　　·输入输出延时的非默认约束　　　　·输入输出有多个路径驱动（类似多时钟同步）...

　　这里来讲一下formality的使用，貌似跟tcl和DC没有很强的联系；然而说没有联系，也是不正确的。在综合完成之后，可以进行形式验证。此外这里不是专门讲解formality的使用的，因此只会简单地实践一下它的用法。　　formality是Synopsys公司的形式验证工具，上一节我们得到了综合后的设计，这里我们就要验证综合后的设计和我们的RTL代码是否一致。1、准备好RTL文件...

　　对进行时序路径、工作环境、设计规则等进行约束完成之后，DC就可以进行综合、优化时序了，DC的优化步骤将在下面进行讲解。然而，当普通模式下不能进行优化的，就需要我们进行编写脚本来改进DC的优化来达到时序要求。理论部分以逻辑综合为主，不涉及物理库信息。在实战部分，我们将在DC的拓扑模式下进行。（本文主要参考虞希清的《专用集成电路设计实用教程》来写的总结整理与实验拓展）主要内容有：　　·DC的逻...

本文如果有错，欢迎留言更正；此外，转载请标明出处http://www.cnblogs.com/IClearner/ ，作者：IC_learner本文的主要内容是讲解(约束针对的是逻辑综合下的约束，而实战部分则是在DC的拓扑模式下进行)：　　　　·环境属性的约束　　　　·设计规则的约束　　　　·面积的约束　　　　·实战（部分）环境属性的约束1、工作环境属性约束　　输入...

　　　　时序约束可以很复杂，这里我们先介绍基本的时序路径约束，复杂的时序约束我们将在后面进行介绍。在本节的主要内容如下所示：　　　　·时序路径和关键路径的介绍　　　　·建立时间、保持时间简述　　　　·时钟的约束（寄存器-寄存器之间的路径约束）　　　　·输入延时的约束　　　　·输出延时的约束　　　　·组合逻辑的约束　　　　·结合设计规格进行实战　　RTL代码描述了...

　　前面一直说到综合库/工艺库这些东西，现在就来讲讲讲综合库里面有什么东西，同时也讲讲synopsys的Design Ware库。主要内容分为三个部分：标准单元库、DC的设计对象、Design Ware库。（1）标准单元库　　绝大多数的数字设计流程都是基于标准单元的半定制设计流程。标准单元库包含了反相器、缓冲、与非、或非、与或非、锁存器、触发器等等逻辑单元综合模型的物理信息，标准单元是完成...

主要内容有：　　·启动环境的概述　　·路径变量的定义与解释　　·库的指定与解释（1）启动环境配置简述　　我们按照前面的基本流程使用DC进行设置，但是这里主要使用的是脚本，因此不能一条一条命令进行演示其效果。在启动DC之前，首先要配置DC的启动环境，也就是那些库的设定。配置DC的启动环境主要是.synopsys_dc.setup配置文件的书写。.synopsys_dc.setup...

1、基本流程概述首先给三个图，一个图是高层次设计的流程图：下面是我对这张图的理解：　　① 设计之前，准备好库、HDL代码的思想、约束生成；然后根据设计思想用 RTL 源码详细地、完整地为设计建立模型、定义设计中寄存器结构和数目、定义设计中的组合电路功能、定义设计中寄存器时钟等等的设计规格和实现。　　② 完成 RTL 源码设计之后,应让设计开发与功能仿真并行进行:　　...

1、逻辑综合的概述synthesis = translation + logic optimization + gate mapping .DC工作流程主要分为这三步Translation ：翻译，主要把描述RTL级的HDL语言，在约束下转换成DC内部的统一用门级描述的电路（Generic Boolean Gates)（DC自己的库表现）,以GTECH或者没有映射的ddc形式展现。...

已经学习DC的使用有一段时间了，在学习期间，参考了一些书，写了一些总结。我也不把总结藏着掖着了，记录在博客园里面，一方面是记录自己的学习记录，另一方面是分享给大家，希望大家能够得到帮助。参考的书籍有很多，大概如下：　　虞希清老师的《专用集成电路设计实用教程》　　西电出版社的《数字IC系统设计》　　好像还有《SoC设计方法与实现》　　《数字集成电路设计与技术》　　当然，还有syn...