简单同学

通过合理的时钟树综合，可以提高 SOC 的性能和可靠性。例如，减小时钟偏斜可以确保各个逻辑单元在正确的时间点进行操作，避免数据传输错误。同时，降低时钟抖动可以提高电路的稳定性，减少噪声对信号的影响。在集成电路设计中，SOC（System on Chip，片上系统）时钟CTS（Clock Tree Synthesis，时钟树综合）具有重要作用。时钟树综合是将时钟信号从时钟源分布到芯片各个逻辑单元的过程。总之，SOC 时钟 CTS 是集成电路设计中一个关键的环节，它直接影响着芯片的性能、功耗和可靠性。

1. 应用背景1.1 亚稳态发生原因 在数字电路系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recovery time）不满足，就可能产生亚稳态，此时触发器输出端Q在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里Q端在0和1之间处于振荡状态，而不是等于数据输入端D的值。这段时间称为决断时间（resolution time）。经过resolution time之后Q端将稳定到0或1上，但是稳定到...

1、双稳态器件　　双稳态器件是指稳定状态有两种，一种是0，一种是1的器件；双稳态器件是存储器件的基本模块，双稳器件的的一种电路结构是：交叉耦合反相器结构，如下图所示：　　　　　　　　　　　　　　　　　　　　连个反相器连在一起,这就构成了一个双稳态器件，为什么是双稳态呢？我们现在就来分析一下：　　由于没有输入，于是我们就假设I1的输出先为1，即Q=1；那么I2的输入为...

1、MOS晶体管结构与工作原理简述　　我们或多或少知道，晶体管在数字电路中的主要作用就是一个电子开关，通过电压或者电流，控制这个“开关”开还是关。晶体管大概有两种分类：一种是双极性晶体管（BJT，bipolar junction transistor），另外一种是金属-氧化物-半导体场效应晶体管（MOSFET或者MOS，metal-oxide-semiconductor field ef...

学习数字设计（数字IC设计、FPGA设计）都必须学习静态时序分析（Static Timing Analysis ，STA）。然而静态时序时序分析是一个比较大的方向，涉及到的内容也比较多，如果要系统得学习，那得花费不少的心思。这里来记录一下关于静态时序分析的三种分析模式，这里的记录只是记录一下学习笔记，或者说是随笔，而不是系统地学习STA。本文是来自于前天遇到了一道静态时序分析的题目，感觉有点疑惑，...

1、亚稳态的产生与传输　　我们知道，交叉耦合反相器、SR锁存器、D锁存器和D触发器等存储元件有两个稳定的状态，即0和1，也就是能存储0和1这两个状态。那么亚稳态是什么呢？从字面上看，亚稳态就是亚于稳态，既0又不是1的状态。在时钟有效沿到来的前后，触发器的数据端的数据不稳定导致违反触发器的建立时间或者保持时间，引起触发器的输出处于未知的状态，这种未知的状态称为亚稳态。　　我们知道了亚稳态是产...

一、使用握手信号进行跨时钟域的数据传输　　下面叙述的意义相同：前级时钟=发送时钟；　后级时钟=采样时钟=接收时钟　　使用握手信号传输数据不是我们的重点，重点是FIFO的设计。在使用握手信号进行数据传输之前，我们说说为什么双D触发器链不应该用于数据的传输。　　一般情况下，我们要传输的数据都是多位的，也就是以数据总线的形式传播的。如果我们使用简单的多组D触发器链进行同步数据的话，由于...

1、跨时钟域与亚稳态　　跨时钟域通俗地讲，就是模块之间有数据交互，但是模块用的不是同一个时钟进行驱动，如下图所示：　　　　　　　　　　　　　　　　　　　　　　　　　　左边的模块1由clk1驱动，属于clk1的时钟域；右边的模块2由clk2驱动，属于clk2的时钟域。当clk1比clk2的频率高时，则称模块1（相对于模块2）为快时钟域，而模块2位为慢时钟域。根据clk1和clk2...

对于跨越边界的net，我们除了选用合适的wire load model以外，还需要选择合理的wire load mode. wire load mode主要有三种top、enclosed 和segmented。这三种模式所选取的wire load model方法有一定的区别。top：顶层模式。所有block中的net，B2,B3,B4都采用wlm_cons这种wire load mode...

今天我们要介绍的时序分析概念是clock gate。clock gate cell是用data signal控制clock信号的cell，它被频繁地用在多周期的时钟path，可以节省功耗。如下图所示：我们经常说的reg2clockgate path的setup和hold检查，就是指：clock gate上enable信号要比clock信号提前到达一段时间和保持一段时间。通...

数字后端概念是WNS，TNS。这是我们时序分析报告中经常看到的两个名词，也是衡量timing好坏程度的指标。WNS：worst negative slack， 最差的slack值，表征芯片的最差性能TNS: total negative slack， 所有负的slack值之和，表征芯片的一个性能范围来看下面报告：使用方法timeDesign -outDir...

在时序分析当中，有些基础概念还是要认真了解的，时钟抖动（Clock Jitter）和时钟偏移（Clock Skew）经常容易混淆。时序设计中，对于时钟的要求是非常严格的，因此FPGA中也有专用的时钟管脚，对应着专用的时钟区域BUFG BUFH BUFR。但是实际当中信号并没有那么完美，会出现时钟抖动（Clock Jitter）和时钟偏移（Clock Skew）。抖动(jitter)，就是指...