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如果选中该参数，那么根据选中的 PFx 数量，在 IP 顶层边界处会显示 PCIe ID 端 口 ： cfg_vend_id 、 cfg_subsys_vend_id 、cfg_dev_id_pf* 、cfg_rev_id_pf* 和cfg_subsys_id_pf*，并可供用户逻辑驱动。PCIe to AXI Translation：PCIe 到 AXI 的地址转换，此处设为 0x40000000，需要与的修改地址映射中的 M_AXI_LITE 处地址相同；通常，该值与供应商 ID 相同。

PCIe总线（Peripheral Component Interconnect Express）是一种高速串行计算机扩展总线标准，它是基于PCI总线的一种升级版，现在已经被广泛应用于各种高性能的计算机和服务器系统中。PCIe总线提供更高的数据传输速度和更先进的特性，它主要特点如下：高带宽：提供比PCI更快的传输速度，能够满足高带宽需求的应用场景。串行传输：采用串行传输方式，可以减少信号干扰和电磁辐射，提高数据传输的可靠性。双向传输：支持双向数据传输，可以同时进行读写操作。

8B/10B 编码是 1983 年由 IBM 公司的 Al Widmer 和 PeterFranaszek 所提出的数据传输编码标准，目前已经被广泛应用到高速串行总线，如 IEEE1394b、 SATA、 PCI-Express、 Infini-band、 FiberChannel、 XAUI、RapidIO、 USB 3.0 等协议。8B/10B 编码将待发送的 8 位数据转换成 10 位代码组，其目的是保证直流平衡，以及足够密集的电平转换。

使用GTX传输高速ADC或者FPGA内部数字信号处理产生的高速信号（一般10G左右），采用GTX在芯片之间或者板级光纤连接等，快捷方便高效。1，data_gen类似高速adc ,产生5M采样率 32bit位宽的sine波，这个实际0.16G,远低于GTX的传输能力。2，data_gen 产生的数据首先写入异步fifo里，等待GTX时钟端的frame_gen读取。3，frame_gen 读取异步fifo的数据后进行组包后发送数据。

了解了GTX硬件的基础知识--通过Ibert IP测试链路通信–学习官方历程。

跑通官方历程。检测发送数据与接收收据一致。1、收到的数据无规律：检查tx_dis是否拉低，光模块是否频率匹配；2、数据接收不到：请检查IP配置。其他可能会遇到的问题：使用1.25G光模块，根据本教程配置无法使用。本教程用的10G光模块做的教程，大家根据手头的光模块确认一下。一定要配置速率和实际光模块速率要一致！！！另外，我们配送的光纤线可能是分开的单根，也可能是不能分开，单口自收自发需要分开的，方便单口测试，大家双口测试，要交叉连接，也就是光口1的TX接光口2的RX。

IBERT核心提供了基础广泛的物理介质附件（PMA）评估7系列FPGA GTX收发器的演示平台。可参数化以使用不同GTX收发器和时钟拓扑，IBERT核心也可以定制使用不同的线速率、参考时钟速率和逻辑宽度。数据模式生成器和每个所需的GTX收发器都包含了检查程序，给出了几个不同的伪随机二进制序列（PRBS）和要在信道上发送的时钟模式。此外，GTX收发器的配置和调谐可通过逻辑访问其与GTX收发器的动态重新配置端口（DRP）端口通信，以更改属性设置，以及控制端口上的值的寄存器。

GT资源是Xilinx系列FPGA的重要卖点，也是做高速接口的基础，不管是PCIE、SATA、MAC等，都需要用到GT资源来做数据高速串化和解串处理，Xilinx不同的FPGA系列拥有不同的GT资源类型，等，他们的速度越来越高，应用场景也越来越高端。。。7系列FPGA GTX和GTH收发器是功率高效的收发器，的线路速率，。GTX/GTH收发器具有高度可配置性，并与FPGA的可编程逻辑资源紧密集成。

外围组件互连（PCIe）规范的第六次迭代仅在今年年初发布，但负责指导它的组织已经在展望PCIe 7.0。在2022年PCI-SIG开发者大会期间，PCI特别兴趣小组（SIG）宣布已承诺在2025年发布PCIe 7.0。PCI-SIG总裁兼主席Al Yanes表示，PCI-SIG技术工作组现在正在开始工作，目标是通过x16配置将数据速率提高一倍至128 GT / s和512 GB / s。PCI–SIG 的第七次 PCIe 迭代旨在继续提供低延迟和高可靠性目标，提高电源效率，并继续保持与所有前几代产品的

Aurora 8B/10B核心（图1-1）是用于高速串行通信的可扩展、轻量级链路层协议。该协议是开放的，可以使用XilinxFPGA技术来实现。该协议通常用于需要简单、低成本、高速率数据信道的应用中，并用于使用一个或多个收发器在设备之间传输数据。Aurora 8B/10B内核由于其低资源成本、可扩展的吞吐量和灵活的数据接口，可用于各种应用程序。核心应用程序的示例包括：芯片到芯片的连接：用高速串行连接取代芯片之间的并行连接可以显著减少PCB上所需的迹线和层数。

10G以太网物理编码子层/物理介质连接（PCS/PMA）核心在Xilinx 10G以太网介质访问控制器（MAC）核心和具有10Gb/s能力的PHY之间形成了无缝接口，实现了高速以太网系统和子系统的设计。•根据万兆以太网规范设计IEEE标准802.3-2012第49、72、73、74条•管理PCS/PMA寄存器的可选管理数据接口（MDIO）•支持Zynq-7000、UltraScale中的10GBASE-SR、-LR和-ER光链路™, Virtex-7和Kintex-7设备（仅限LAN模式）

10G 以太网子系统通过 AXI4 流接口提供 10 Gb/s 以太网 MAC、物理编码子层 （PCS） 和物理介质附件 （PMA） 传输和接收功能。该子系统设计用于与 10GBASE-R 物理侧接口 （PHY） 或 10GBASE-KR 背板接口，并按照 IEEE 标准 802.3-2012、载波检测多址与碰撞检测 （CSMA/CD） 访问方法和物理层规范 （IEEE Std 802.3） 设计。

MAC 负责以太网数据格式中所述的以太网成帧协议以及这些帧的错误检测。MAC 独立于并可以连接到任何类型的物理层设备。这提供了 MAC 子层的实时流控制操作。MAC CONTROL 和 MAC 子层均由内核在所有操作模式下提供。

正常帧传输的时序如图 3-10 和图 3-11 所示。当客户端想要传输帧时，它会断言s_axis_tx_tvalid并将数据和控件置于同一时钟周期中的s_axis_tx_tdata和s_axis_tx_tkeep。对于传输数据s_axis_tx_tdata，端口在逻辑上分为通道 0 到通道 3（用于 32 位接口）（请参阅表 3-3），或通道 0 到通道 7（用于 64 位接口）（请参阅 表 3-4），s_axis_tx_tkeep字的相应位表示s_axis_tx_tdata上的有效数据。

例如：|ff ff ff ff ff ff|00 0a 35 01 fe c0|08 06|00 01|08 00|06|04|00 01|00 0a 35 01 fe c0。处理过程, 1 表示为 ICMP 协议, 2 表示为 IGMP 协议, 6 表示为 TCP 协议, 17 表示为 UDP 协议。:占 4 位,可表示的最大数值是 15 个单位(一个单位为 4 字节)因此 IP 的首部长度的最大值。:占 16 位,指首部和数据之和的长度,单位为字节,因此数据报的最大长度为 65535 字节.总长。

其中，IDDR和ODDR分别是输入和输出的双边沿寄存器，位于IOB中。另外，需要注意的是，在 7 系列器件的 HR Bank 中没有 ODELAYE2，只有在 HP BANK 中才有 ODELAYE2。在OPPOSITIE_EDGE模式中，时钟（CLK）的两个边沿用于以两倍的吞吐量从FPGA逻辑捕获数据。在同一时钟边沿上向IOB呈现数据避免了设置时间冲突，并允许用户以最小的寄存器到寄存器延迟执行更高的DDR频率，而不是使用CLB寄存器。图2-19显示了使用SAME_EDGE模式的输出DDR的时序图。

SAME_EDGE 和 SAME_EDGE_PIPELINED 的区别在亍，SAME_EDGE模式时的 Q1 比 SAME_EDGE_PIPELINED 模式时的 Q1 提前了一个时钟周期。显然，对 RGMII 接口来说使用SAME_EDGE 模式会造成两个相邻时钟周期之间的数据错位，因此，只能采用 SAME_EDGE_PIPELINED 模式。相反，显示的第一对是线对 Q1 （0） 和 Q2（不在乎），然后是下一个时钟周期的线对 （1） 和 （2）这些模式是使用 DDR_CLK_EDGE 属性实现的。

RGMII 使用 4bit 数据接口采用上下沿 DDR（Double Data Rate）的方式在一个时钟周期内传输 8bit 数据信号，即上升沿发送或者接收数据的低 4 位[3:0]，下降沿发送或者接收数据的高 4 位[7:4]。

万兆（10G） 以太网测速视频：SFP+屏蔽笼可以插入千兆或万兆光模块。SFP+信号定义与 SFP 一致。

此时，只需其中 1 个 IP 核内部的共享资源（MMCM、QUADPLL、GTX 参考时钟等）便可以满足所有 IP 核的需求，即选择将共享资源包含在 IP 核内部。当设计中只包含 1 个此 IP 核时，应当将可共享的逻辑资源和硬件模块包含在 IP 核内部，这样会减少所生成的模块数量，简化设计。将IP 核AXI-Stream 的用户数据接口位宽设为 64bit，此时对应用户接口时钟频率为 156.25MHz。将 GTX 动态重配置端口 DRP 的时钟设为 100MHz， Debug 功能不作使用，如下图。

MIPI（Mobile Industry Processor Interface）是一种针对移动设备和嵌入式系统的接口标准，由MIPI联盟制定。其主要目的是提高移动设备之间的通信效率，降低功耗，并支持高速数据传输。MIPI的主要标准包括：MIPI DSI (Display Serial Interface)：用于连接显示模块，支持高清视频传输和高刷新率。MIPI CSI (Camera Serial Interface)：用于连接摄像头模块，传输图像和视频数据。

FPGA 端：

CRC（循环冗余校验）是一种校验和算法，用于检测数据传输或存储中是否发生了错误。它通过对数据流进行特定的数学运算（比如按照多项式进行除法运算），生成一个特定长度的校验结果，将其附加到数据中一起传输或存储。接收方可以使用相同的算法对接收到的数据进行检验，如果校验结果与发送方计算得到的结果相同，则表明数据在传输或存储过程中没有发生错误。CRC校验通常用于网络通信、数据存储以及磁盘校验等领域，以确保数据的完整性和正确性。

例如，单词 FEDCBA 的最低有效位 A 位于OSERDESE2的 D1 输入端，但相同的位 A 从 Q8 输出端的ISERDESE2块中出现。在 SDR 模式下，串行到并行转换器可创建 2 位、3 位、4 位、5 位、6 位、7 位或 8 位宽的并行字。在 DDR 模式下，串行到并行转换器在使用一个 ISERDESE2 时创建 4 位、6 位和 8 位宽的并行字模式，在使用两个级联ISERDESE2时创建 10 位或 14 位宽的并行字。3,对基于选通的存储器接口的专用支持。• 对异步接口的专用支持。

不同的FPGA构架，SERDESE的结构有一些差异，在使用的时候需要注意，比如7代FPGA的SERDESE和ultrascale系列的SERDESE就有一些差异，7代的FPGA程序移植到ultrascale系需要做一些必要的修改。PLLE2_ADV 的使用，ISERDESE串并转换和OSERDESE，并串转换原语的使用。高速串行通信优势非常巨大，只需要很少的IO引脚就可以实现高速通信，这也是当今FPGA高速接口的核心。本文首先以xapp585提供的demo介绍实现7:1的并串转换和1:7的串并转换。

OSERDESE2唯一有效的时钟安排是： • CLK 由 BUFIO 驱动，CLKDIV 由 BUFR 驱动 • CLK 和 CLKDIV 由同一 MMCM 或 PLL 的 CLKOUT[0：6] 驱动 当使用 MMCM 驱动OSERDESE2的 CLK 和 CLKDIV 时，支持OSERDESE2的缓冲器类型不能混合。三态并行到串行转换 除了数据的并行到串行转换外，OSERDESE2模块还包含一个并行到串行转换器，用于 IOB 的 3 态控制。CLK是高速串行时钟，CLKDIV是分频并行时钟。

LVDS（Low Voltage Differential Signalin）是一种。它使用幅度非常低的信号（约350mV）通过一对差分PCB走线或平衡电缆传输数据。大部分高速数据传输中，都会用到LVDS传输。目前FPGA开发板资料中涉及LVDS通信的方案并不多，但是LVDS实际上有大量的应用，特别是在高速ADC,高分辨率摄像头，液晶屏显示技术等应用领域。所以掌握LVDS通信也是我们FPGA开发者的必备基本技能。