17、异步电路设计技术：GALS系统与1-of-M并行前缀加法器

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分类专栏：解析PATMOS 2003：功耗与时序优化文章标签：异步电路设计 GALS系统 1-of-M编码

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异步电路设计技术：GALS系统与1-of-M并行前缀加法器

1. GALS系统设计与结果

在GALS（全局异步局部同步）系统的设计中，采用了标准同步设计流程与特定异步综合工具相结合的方法。同步电路使用VHDL进行设计，并借助Synopsys工具针对内部的0.25 µm SiGe:C BiCMOS标准单元库进行综合。而异步控制器则被建模为异步有限状态机，随后使用3D工具进行综合，该工具能确保扩展和正常突发模式电路的无冒险综合。生成的逻辑方程会手动转换为结构化VHDL并再次进行综合，所有电路都配备了用于初始化的复位逻辑。

行为和综合后仿真使用标准的VHDL - Verilog模拟器进行。本地时钟发生器设计频率为20 MHz，频率越高，占用的硅面积越小。