叮咯咙咚呛36的博客

       最近在调试ZYNQ-7010系列的版块时，PL与Linux系统通过AXI-BRAM进行32bit数据交互，发现经常出现bram内存未更新，一直困扰了两天，一度找不到背锅侠，哈哈，最终原因还是在PL侧，解决思路如下：1、降低AXI-BRAM 系统clk频率（暂认定为主要原因，具体仍需研究datasheet）--->> CLK_100MHz降为CLK_50MHz因为手册中提到...

http://kellen.wang/zh/blog/2015/03/03/what-is-good-verilog-coding-style/1. 前言前段时间在公司负责制定代码规范，费了九牛二虎之力，终于整理出来一份文档。由于保密规定的缘故，无法与大家直接分享这份文档，但是文档中的大部分规范都是我自己长期总结出来的，在这里也与大家分享一下。2. 代码示范为求直观，首先贴上一份示范代码，然后我再...

一般情况下，编写代码时如能按照以下8条原则就可以避免90%-100%由Verilog代码引起的冒险竞争现象：1）时序逻辑----使用非阻塞赋值2）锁存器----使用非阻塞赋值3）用always块生成的组合逻辑----用阻塞赋值4）在同一个always块中既有时序逻辑又有组合逻辑---   用非阻塞赋值5）在同一个always块中不要既用阻塞赋值又用非阻塞赋值6）不要在一个以上的always块中对同...

PS：转载请标明出处 http://www.cnblogs.com/IClearner/；本文如有错误，欢迎留言更正。因为学习了其他方面的知识，耽搁了更新。今天我们就聊聊跨时钟域中的数据信号传输的问题。主要内容预览：　　 ·使用握手信号进行跨时钟域的数据传输　　·FIFO的介绍　　·在进行FIFO的RTL设计前的问题　　·FIFO的RTL设计(与仿真测试)　　·跨时钟域中的数据信号传输总结 一、使...

PS：转载请标明出处：http://www.cnblogs.com/IClearner/p/6485389.html ；文章有错请评论留言；谢谢。　　最近我整理了一下跨时钟域设计的一些知识，一方面这与亚稳态有关系，承接前面讲到的内容，一方面当做复习吧。主要内容主要是是围绕跨时钟域展开的，主要内容概览：　　　　·跨时钟域与亚稳态　　　　·跨同步时钟的控制信号传输　　　　·时钟同源，周期之间非整数倍的...

近日，在调试STM32（主）-FPGA（从） SPI主从模式数据传输中，因没有理解SPI时序，出现STM32接收MISO管脚的数据存在重复、误码等现象，现将正确的FPGA侧代码留存，以供参考 ...

在GTX 使用过程中，如果板卡的设计存在问题，如GTX_REF_CLK、GTX_CLK不在同一bank， 有时会遇到GTXE2_COMMON ERROR解决方案1、修改GTX 底层文件 GTX_REF_CLK的配置2、屏蔽部分GTX COMMON底层文件...

SUMMARY OF KEY POINTS. Clock synchronization issues are generally not repeatable and will affectthe reliability of the FPGA design.. Metastability can cause catastrophic failures in the FPGA.. The pha...

SUMMARY OF KEY POINTS. Graphical state machines are much easier to read and allow for automaticspeed/area optimizations.. Of key importance is the readability of the top level of abstraction wherethe ...

SUMMARY OF KEY POINTS. Clock control resources such as the clock enable flip-flop input or a globalclock mux should be used in place direct clock gating when they areavailable.. Clock gating is a dire...

SUMMARY OF KEY POINTS. A high-throughput architecture is one that maximizes the number of bitsper second that can be processed by a design.. Unrolling an iterative loop increases throughput.. The pena...

SUMMARY OF KEY POINTS. Rolling up the pipeline can optimize the area of pipelined designs withduplicated logic in the pipeline stages.. Controls can be used to direct the reuse of logic when the share...

基于FPGA软核MicroBlaze的嵌入式C编程经验及技巧小结作者：宫易政 时间：2012年4月4日引言：最近在完成“用MicroBlaze下的嵌入式C编写testbench实现对芯片功能验证”的过程中查阅了FPGA的EDK的相关知识、MicroBlaze的相关知识、嵌入式C的主要语法、编程技巧等，获得了很多知识，并成功应用到实验中，顺利完成了预期的任务。现将读书总结和任务经验列于下，目的一是将...

//对需要调用IP core的乘除法来说，做好仿真最重要，包括运算周期的仿真和控制信号的设置This chapter covers a variety of problems encountered when an FPGA designer attempts to implement a complex math function in an FPGA. Interestingly, most ...